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Verilog与VHDL数字IC设计硬件描述语言

共计 30 章节

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数字IC设计流程概述 · 硬件描述语言的作用 · Verilog与VHDL的对比

数字逻辑基础

二进制 · 布尔代数 · 组合逻辑与时序逻辑的基本概念

数字逻辑基础二进制

Verilog语法基础

模块结构 · 端口声明 · 数据类型（wire

Verilog语法基础

Verilog行为建模

initial与always块 · 过程赋值（阻塞与非阻塞） · 敏感列表

Verilog行为建模

Verilog结构建模

门级原语 · 模块实例化 · 层次化设计

Verilog结构建模

Verilog测试平台

testbench编写 · 时钟与复位生成 · 任务与函数

Verilog测试平台

VHDL语法基础

实体与结构体 · 信号与变量 · 数据类型（std_logic

VHDL语法基础

VHDL行为建模

进程（process） · 信号赋值与变量赋值 · wait语句

VHDL行为建模

VHDL结构建模

组件声明与实例化 · 配置 · generate语句

VHDL结构建模

组合逻辑设计

编码器 · 译码器 · 多路选择器

组合逻辑设计编码器

时序逻辑设计

触发器 · 寄存器 · 移位寄存器

时序逻辑设计触发器

状态机设计

Moore与Mealy状态机 · 状态编码 · 状态转移图

状态机设计Moore

存储器设计

RAM · ROM · FIFO的HDL建模

存储器设计RAM

可综合与不可综合代码

综合概念 · 可综合风格 · 避免锁存器

可综合不可综合代码

仿真与验证方法

仿真流程 · 波形分析 · 断言（SVA与VHDL断言）

仿真验证方法

接口与总线协议

UART · SPI · I2C的HDL实现与验证

接口总线协议

数字信号处理基础

FIR滤波器 · CORDIC算法的HDL实现与优化

数字信号处理基础FIR

同步与异步设计

跨时钟域（CDC） · 亚稳态 · 同步器

同步异步设计

低功耗设计

功耗来源 · 门控时钟 · 操作数隔离

低功耗设计功耗来源

可测试性设计（DFT）

扫描链 · BIST · JTAG基础

DFT可测试性设计

FPGA设计流程

FPGA架构 · 引脚约束 · 时序约束

FPGA设计流程

ASIC设计流程

前端设计 · 逻辑综合 · 布局布线

ASIC设计流程

Verilog与VHDL混合设计

混合语言仿真 · 接口转换 · 协同仿真方法

代码风格与规范

命名规则 · 注释规范 · 可读性

代码风格规范

常见错误与调试

语法错误 · 仿真与综合不一致 · 竞争冒险

常见错误调试

高级Verilog特性

系统任务 · PLI/VPI · UDP

高级VHDL特性

记录类型 · 数组 · 泛型

实战项目一

基于FPGA的简易处理器（如RISC… · 包括指令集 · 数据通路

实战项目一FPGA

实战项目二

基于FPGA的通信接口系统（如UAR…

实战项目二FPGA

综合提升与职业发展

数字IC设计工程师技能树 · 面试常见问题 · 项目经验总结

综合提升职业发展