3. Verilog语法基础：模块结构、端口声明、数据类型、运算符与表达式

Verilog HDL 的核心设计理念是“模块化”与“并发执行”。一个完整的数字系统通常由多个模块（Module）组成，每个模块对应一个硬件功能单元。与软件语言（如 C 语言）的顺序执行模型不同，Verilog 的模块内部语句在仿真时是并发执行的，这更贴近真实硬件中信号同时传播的物理特性。本章将系统讲解 Verilog 的模块结构、端口声明、核心数据类型以及运算符体系，为后续编写可综合的 RTL 代码打下坚实基础。

3.1 模块结构：硬件设计的基本单元

3.1.1 核心原理：模块即硬件功能块

在 Verilog 中，模块（module）是设计的基本构建块。一个模块可以代表一个简单的门电路（如与门）、一个复杂的运算单元（如 ALU）、甚至整个处理器。模块通过端口（port）与外部环境通信，端口定义了模块的输入、输出和双向信号。模块内部可以包含数据流描述（assign 语句）、行为级描述（always 块）、以及子模块实例化（调用其他模块）。

模块的声明以关键字 module 开始，以 endmodule 结束。模块名应具有描述性，且必须与文件名保持一致（在大多数工具链中）。模块内部可以定义参数（parameter）、信号（wire/reg）、以及逻辑功能。

module counter #(parameter WIDTH = 8) (
    input  wire             clk,   // 时钟信号
    input  wire             rst_n, // 异步复位，低有效
    input  wire             en,    // 使能信号
    output reg  [WIDTH-1:0] count  // 计数值输出
);
    // 时序逻辑：在时钟上升沿或复位下降沿触发
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            count <= {WIDTH{1'b0}}; // 异步复位清零
        else if (en)
            count <= count + 1'b1;  // 计数递增
    end
endmodule

3.1.2 判断方法：模块结构的组织原则

判断一个模块结构是否合理，可以从以下三个维度进行：

• 单一职责：每个模块只完成一个明确的功能。例如，将计数器、状态机、数据通路分离，避免将不同功能耦合在同一个 always 块中。
• 接口清晰：端口数量不宜过多（一般不超过 20 个），且信号命名应体现其功能（如 data_in、addr_bus）。对于位宽较大的总线，建议使用参数化定义。
• 层次化设计：顶层模块只负责实例化子模块和连接信号，不包含具体逻辑实现。这有助于团队协作和 IP 复用。

3.1.3 案例拆解：4 位加法器模块

以下是一个 4 位加法器的模块定义，展示了端口声明与内部逻辑的配合：

module adder_4bit (
    input  wire [3:0] a,      // 输入加数 A
    input  wire [3:0] b,      // 输入加数 B
    input  wire       cin,    // 进位输入
    output wire [3:0] sum,    // 和输出
    output wire       cout    // 进位输出
);
    assign {cout, sum} = a + b + cin; // 拼接操作实现进位与和
endmodule

在该案例中，{cout, sum} 是一个拼接操作，将进位输出和 4 位和拼接成一个 5 位向量，从而一次性完成赋值。这种写法简洁且高效，体现了 Verilog 在数据流描述上的优势。

3.1.4 常见误区与总结

总结：模块结构是 Verilog 设计的骨架。合理的模块划分能显著提高代码的可读性、可维护性和可重用性。在编写模块时，应优先考虑端口定义的规范性和内部逻辑的清晰性。

3.2 端口声明：模块与外部世界的接口

3.2.1 核心原理：端口的方向与类型

端口声明定义了模块与外部环境交互的信号方向。Verilog 提供了三种端口方向：

端口声明有两种风格：ANSI-C 风格（在模块头中直接声明）和非 ANSI-C 风格（在模块头中仅列出端口名，在模块体内声明方向）。现代 Verilog 设计推荐使用 ANSI-C 风格，因为它更简洁且不易出错。

3.2.2 操作流程：端口声明的规范步骤

1. 确定端口方向：根据信号流向，明确每个端口是输入、输出还是双向。
2. 定义位宽：使用 [MSB:LSB] 定义向量位宽。例如 [7:0] 表示 8 位总线，MSB 为 7，LSB 为 0。
3. 指定数据类型：对于输出端口，若需要在 always 块中赋值，则必须声明为 reg；若仅用 assign 赋值，则声明为 wire。
4. 添加注释：为每个端口添加注释，说明其功能、有效电平或时序要求。

3.2.3 案例拆解：双向端口（inout）的使用

双向端口常用于数据总线。以下是一个简单的双向缓冲器模型：

module bidir_buf (
    inout wire data,   // 双向数据线
    input wire oe,     // 输出使能，高有效
    input wire dir,    // 方向控制：1=输出，0=输入
    input wire data_in // 当 dir=1 时，数据从此输入
);
    assign data = (oe && dir) ? data_in : 1'bz; // 高阻态输出
endmodule

在该案例中，当 oe 和 dir 均为高电平时，模块将 data_in 驱动到 data 线上；否则，data 处于高阻态（z），允许外部器件驱动该线。这种三态控制是总线通信的基础。

3.2.4 常见误区与总结

总结：端口声明是模块设计的“门面”。正确的端口声明能避免仿真时的 X（未知）态和综合时的警告。务必确保输出端口的数据类型与赋值方式匹配（assign 对应 wire，always 对应 reg）。

3.3 数据类型：wire、reg、integer 与 parameter

3.3.1 核心原理：硬件描述语言的类型体系

Verilog 的数据类型分为两大类：线网类型（net）和变量类型（variable）。线网类型用于描述硬件电路中的物理连接，由驱动源（如门输出、assign 语句）持续驱动；变量类型用于描述存储元件或过程赋值中的临时数据。

• wire：最常用的线网类型，用于组合逻辑中的信号连接。wire 的值由驱动源决定，不能存储状态。
• reg：变量类型，用于 always 块或 initial 块中赋值。reg 可以存储值，但并不意味着综合后一定是寄存器（在组合逻辑 always 块中，reg 综合为 wire）。
• integer：32 位有符号整数变量，常用于循环计数、索引等。在可综合代码中，integer 通常被综合为 32 位寄存器。
• parameter：常量，用于定义模块的配置参数（如位宽、状态编码）。parameter 在编译时确定，不可在运行时修改。

3.3.2 判断方法：如何选择合适的数据类型

3.3.3 案例拆解：数据类型在移位寄存器中的应用

module shift_reg #(parameter N = 8) (
    input  wire             clk,
    input  wire             rst_n,
    input  wire             din,
    output reg  [N-1:0]     q
);
    integer i; // 循环变量
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            q <= {N{1'b0}};
        else begin
            // 使用 for 循环实现移位
            for (i = N-1; i > 0; i = i - 1)
                q[i] <= q[i-1];
            q[0] <= din;
        end
    end
endmodule

在该案例中，integer i 作为循环变量，在综合时会被工具优化，不会生成实际的硬件寄存器。而 reg [N-1:0] q 则综合为 N 个触发器，构成移位寄存器。

3.3.4 常见误区与总结

总结：数据类型的选择直接影响综合结果和仿真行为。wire 用于连续赋值，reg 用于过程赋值，integer 用于循环和数学运算，parameter 用于常量配置。理解这些类型的本质区别，是编写高质量 RTL 代码的前提。

3.4 运算符与表达式：构建逻辑的数学工具

3.4.1 核心原理：运算符的分类与优先级

Verilog 提供了丰富的运算符，涵盖算术、逻辑、位运算、关系、移位、拼接和条件运算。这些运算符的优先级与 C 语言类似，但存在一些差异（如拼接运算符 {} 的优先级较低）。

3.4.2 操作流程：表达式设计的注意事项

1. 位宽匹配：在算术运算中，结果位宽应足够容纳最大可能值。例如，两个 8 位数相加，结果应声明为 9 位以避免溢出。
2. 符号处理：对于有符号运算，应使用 signed 关键字或确保所有操作数均为有符号类型。
3. 避免 X 态传播：在条件表达式中，若条件为 X（未知），则结果可能为 X。应确保条件信号在仿真中具有确定值。
4. 综合优化：乘法器（*）和除法器（/）在 FPGA 中会消耗大量 DSP 单元，应尽量减少使用或改用移位和加法实现。

3.4.3 案例拆解：使用运算符实现饱和加法器

饱和加法器在信号处理中非常常见，用于防止数据溢出。以下是一个 8 位无符号饱和加法器：

module sat_add (
    input  wire [7:0] a,
    input  wire [7:0] b,
    output reg  [7:0] sum
);
    wire [8:0] temp = a + b; // 9 位中间结果
    always @(*) begin
        if (temp[8]) // 若第 9 位为 1，说明溢出
            sum = 8'hFF; // 饱和到最大值
        else
            sum = temp[7:0]; // 正常输出
    end
endmodule

在该案例中，temp 为 9 位向量，其最高位 temp[8] 作为溢出标志。当溢出发生时，输出饱和值 8'hFF（即 255）。这种设计避免了数据回绕，保证了信号处理的稳定性。

3.4.4 常见误区与总结

总结：运算符是构建数字逻辑的“数学语言”。熟练掌握各类运算符的特性（位宽、符号、优先级）和综合代价，能够帮助设计者写出既高效又可靠的 RTL 代码。在实际工程中，应优先使用简单的逻辑运算和移位操作，避免复杂的算术运算。