4、设计输入与准备：支持的设计格式（RTL、网表）、设计读取命令、库文件配置、约束文件（SDC）导入

SpyGlass 作为业界领先的早期设计检查工具，其核心价值在于能够在设计流程的早期阶段发现潜在问题。然而，工具效能的发挥高度依赖于设计输入的正确性与完整性。本章将深入探讨 SpyGlass 的设计输入与准备环节，涵盖支持的设计格式、设计读取命令、库文件配置以及 SDC 约束导入。理解并掌握这些基础操作，是确保后续规则检查（如 Lint、CDC、跨时钟域检查）结果准确、可信的前提。我们将从核心原理出发，逐步拆解操作流程，并结合实际案例与常见误区，帮助您建立一套稳健的设计准备方法论。

上图展示了 SpyGlass 设计输入与准备的整体数据流。从设计输入源（RTL、网表、SDC、库文件）开始，经过读取与解析、配置与约束，最终形成可供检查的完整设计数据库。整个过程环环相扣，任何一个环节的疏漏都可能影响后续检查的准确性。下面我们将逐一深入探讨每个环节的具体操作与最佳实践。

4.1 支持的设计格式：RTL 与网表

SpyGlass 支持多种硬件描述语言与网表格式，这是其作为通用检查平台的基础。理解不同格式的特点与适用场景，有助于工程师根据项目阶段选择正确的输入方式。

核心原理：格式的层次与抽象

设计输入格式本质上反映了设计的抽象层次。RTL（寄存器传输级）描述的是数据在寄存器之间的传输与逻辑操作，强调功能行为；而网表则是将 RTL 综合后的门级连接关系，包含具体的标准单元（如 AND、DFF、MUX）及其互连。SpyGlass 需要同时处理这两种格式，因为不同检查规则（如 Lint 规则针对 RTL 代码风格，DFT 规则针对网表结构）对格式有不同要求。

操作流程：读取 RTL 与网表

在 SpyGlass 中，读取设计文件通常通过 read_file 命令完成。该命令会自动识别文件格式，但建议显式指定格式以避免歧义。对于混合语言设计（如顶层为 VHDL，子模块为 Verilog），需要按依赖顺序依次读取。

# 读取 Verilog RTL 文件
read_file -format verilog {./rtl/top.v ./rtl/ctrl.v ./rtl/datapath.v}

# 读取 SystemVerilog 文件（含接口定义）
read_file -format sverilog {./rtl/axi_if.sv ./rtl/axi_master.sv}

# 读取 VHDL 文件
read_file -format vhdl {./rtl/fifo_controller.vhd}

# 读取门级网表（需先设置库路径）
read_file -format verilog {./synth/top_netlist.v}

案例拆解：混合语言设计的读取顺序

某通信芯片项目采用 VHDL 编写顶层，内部集成多个 Verilog IP 核。初始尝试直接读取所有文件导致大量"模块未定义"错误。分析发现，VHDL 顶层实例化了 Verilog 模块，但 SpyGlass 在解析 VHDL 时尚未加载对应的 Verilog 定义。

解决方案：调整读取顺序，先读取所有 Verilog IP 核，再读取 VHDL 顶层文件。同时，在读取前设置 set_db init_hdl_search_path 指向 IP 核目录，确保 read_file 能自动找到依赖文件。调整后，设计读取一次通过，未再出现模块解析错误。

常见误区与复盘

• 误区一：忽略 include 路径设置。RTL 中常见的 `include "defines.v" 若未指定搜索路径，会导致读取失败。应使用 set_db init_hdl_search_path 预先设置。
• 误区二：网表与 RTL 混读。同一设计中同时存在 RTL 和网表时，需确保网表对应的库文件已正确加载，否则 SpyGlass 无法解析门级单元。
• 误区三：大小写敏感问题。Verilog 区分大小写，而 VHDL 不区分。跨语言设计时需注意模块名、信号名的大小写一致性。

4.2 设计读取命令：从文件到内存数据库

设计读取不仅仅是简单的文件加载，更是一个将文本描述转换为 SpyGlass 内部数据库（Design DB）的过程。该数据库以层次化结构存储模块、信号、端口、属性等信息，供后续规则检查引擎高效访问。

核心原理：读取流程的三个阶段

1. 语法解析：将 HDL 文本分解为语法树，检查语法错误（如缺少分号、括号不匹配）。
2. 语义分析：检查标识符定义与引用、端口连接、模块实例化等语义正确性。
3. 数据库构建：将解析后的设计转换为内部对象模型，建立层次化引用关系，并计算信号宽度、常量值等属性。

这一过程类似于编译器的前端处理。SpyGlass 的 read_file 命令在完成三个阶段后，会报告读取统计信息，包括模块数量、信号数量、警告与错误数。

操作流程：常用读取命令与参数

# 基本读取命令
read_file -format {verilog} -top top_module ./rtl/top.v

# 使用文件列表
read_file -filelist ./scripts/filelist.f

# 读取后立即检查设计完整性
check_design -verbose

check_design 是读取后必做的验证步骤，它会报告未连接端口、悬空信号、多驱动等问题。建议在进入规则检查前，确保 check_design 无错误。

案例拆解：层次化设计中的黑盒处理

在早期检查阶段，某些子模块可能尚未完成设计（如第三方 IP 未交付）。SpyGlass 允许将这些模块设为"黑盒"（Black Box），即只保留端口定义，不检查内部逻辑。操作如下：

# 将未完成模块设为黑盒
set_db black_box [find / -module uncompleted_ip]

# 读取设计后，黑盒模块会显示为特殊标记
report_black_box

通过黑盒处理，设计团队可以先行检查已完成模块的逻辑，同时为未完成模块预留接口。待 IP 交付后，只需重新读取并取消黑盒属性即可。

常见误区与复盘

• 误区一：读取后不执行 check_design。这会导致后续检查基于不完整或错误的设计数据库，产生大量误导性结果。
• 误区二：忽略读取日志中的警告。例如"信号宽度不匹配"警告，可能预示着潜在的连接错误，应逐条分析。
• 误区三：过度使用黑盒。将过多模块设为黑盒会降低检查覆盖率，建议仅对确实未完成或无需检查的模块使用。

4.3 库文件配置：时序与功耗分析的基础

库文件（Liberty 格式，.lib 或 .db）描述了标准单元的电特性，包括时序弧、功耗模型、面积、功能定义等。SpyGlass 在进行时序检查、功耗估算、跨时钟域分析时，需要调用库文件中的单元信息。

核心原理：库文件的作用域

库文件并非所有检查都需要。纯 Lint 检查（如代码风格、语法规则）不依赖库文件；但涉及时序的检查（如 CDC 路径分析、时序违例报告）则必须加载正确的库文件。库文件还定义了单元的 timing_type（如 rising_edge、falling_edge）、cell_footprint 等属性，这些是 SpyGlass 进行门级仿真的基础。

操作流程：库文件配置步骤

# 设置库搜索路径
set_db init_lib_search_path {./lib/tsmc28hpc ./lib/tsmc28hpc_ccs}

# 指定工艺库文件（可多个，按优先级排列）
set_db init_lib_file {./lib/tsmc28hpc_std_cell.lib ./lib/tsmc28hpc_io.lib}

# 对于网表设计，还需指定单元库映射
set_db map_file ./lib/tsmc28hpc_mapfile

# 读取设计后，验证库加载状态
report_lib -verbose

案例拆解：库文件缺失导致的时序检查失败

某项目在 SpyGlass 中执行 CDC 检查时，报告大量"时钟路径无法追踪"错误。排查发现，设计读取的是综合后网表，但未加载综合库文件。SpyGlass 无法识别网表中的单元（如 DFFQ_X1、NAND2_X2），导致时钟路径断裂。

解决过程：

1. 确认综合工具版本与库文件路径。
2. 在 SpyGlass 中设置 init_lib_search_path 指向正确的库目录。
3. 加载库文件后，重新执行 check_design，确认所有单元均被识别。
4. 重新运行 CDC 检查，错误数量从 120 条降至 3 条（剩余 3 条为真实约束缺失问题）。

复盘：库文件配置是网表检查的前提，应在读取网表前完成配置。同时，建议在脚本开头添加 report_lib 命令，确认库加载成功后再继续后续操作。

常见误区与复盘

• 误区一：仅加载一个库文件。实际设计中可能包含多个工艺库（标准单元、IO、存储器），需全部加载。
• 误区二：忽略库文件中的 operating_conditions。不同 PVT（工艺、电压、温度）条件下的库文件不同，应选择与设计目标一致的版本。
• 误区三：库文件路径包含空格或中文。这会导致 SpyGlass 解析失败，建议使用纯英文路径。

4.4 约束文件（SDC）导入：定义设计意图

SDC（Synopsys Design Constraints）是业界标准的时序约束格式，用于描述时钟、复位、输入输出延迟、时序例外等设计意图。SpyGlass 导入 SDC 后，能够理解设计的时序环境，从而进行更精准的 CDC 检查和时序分析。

核心原理：SDC 在 SpyGlass 中的角色

SDC 约束定义了设计的时序边界。例如，create_clock 定义了时钟周期与波形，set_input_delay 定义了输入信号相对于时钟的到达时间。SpyGlass 利用这些信息构建时序图，识别跨时钟域路径，并判断是否存在潜在的亚稳态或数据一致性问题。没有 SDC，SpyGlass 只能进行结构检查，无法进行时序相关的深度分析。

操作流程：SDC 导入与验证

# 读取 SDC 文件
read_sdc ./constraints/top.sdc

# 检查 SDC 是否被正确解析
report_clocks -verbose
report_input_delay
report_false_path

# 若 SDC 中有自定义约束，需先定义
set_db sdc_file ./constraints/top.sdc

案例拆解：SDC 约束不完整导致的 CDC 误报

某 SoC 设计包含多个异步时钟域（如 100MHz 系统时钟与 33MHz 外设时钟）。SpyGlass 默认将所有跨时钟路径视为潜在问题，报告了大量 CDC 违例。设计团队分析后发现，SDC 中未定义 set_clock_groups -asynchronous，导致 SpyGlass 无法识别这些时钟域之间的异步关系。

解决方案：在 SDC 中添加异步时钟组定义：

set_clock_groups -asynchronous \
  -group {clk_sys} \
  -group {clk_periph}

重新导入 SDC 后，CDC 违例数量从 450 条降至 28 条，剩余 28 条为真实的同步器缺失问题，需要设计修改。

复盘：SDC 的完整性直接影响检查结果的准确性。建议在项目初期就建立完整的 SDC 模板，并定期审查约束是否与设计变更同步更新。

常见误区与复盘

• 误区一：SDC 中使用了 SpyGlass 不支持的命令。SpyGlass 支持大部分 SDC 命令，但个别高级命令（如 set_clock_sense）可能需要特殊配置。应查阅 SpyGlass 文档确认支持范围。
• 误区二：多个 SDC 文件冲突。当设计包含多个 SDC 文件时，后读取的约束会覆盖先前的同名约束。建议使用 read_sdc -echo 查看实际生效的约束。
• 误区三：忽略 SDC 中的 set_case_analysis。该约束用于指定固定值信号（如测试模式信号），若未设置，SpyGlass 可能对测试逻辑进行不必要的时序分析。

4.5 设计准备的综合检查与最佳实践

完成上述步骤后，建议执行一套完整的准备检查流程，确保设计数据库满足后续检查的要求。

综合检查清单

检查项	命令	通过标准
设计读取完整性	check_design	无 Error，Warning 可接受
库文件加载	report_lib	所有单元均被识别
时钟定义	report_clocks	所有时钟均与 RTL 匹配
SDC 解析	report_sdc	无未解析命令
黑盒状态	report_black_box	黑盒数量符合预期

最佳实践建议

• 脚本化：将设计准备流程封装为 Tcl 脚本，实现一键式加载。脚本应包含错误检查逻辑，在关键步骤失败时终止执行。
• 版本控制：库文件、SDC、RTL 应纳入版本管理，确保可追溯性。
• 增量读取：对于大型设计，可使用 read_file -incremental 实现增量更新，减少重复解析时间。
• 日志管理：保存完整的读取日志，便于问题回溯。建议设置 set_db report_default_signature true 在日志中记录工具版本与时间戳。