数字逻辑基础：二进制、布尔代数、逻辑门、组合逻辑与时序逻辑

数字电路设计的本质是对离散信号进行处理与运算，而这一切的根基建立在二进制表示、布尔代数规则以及逻辑门电路之上。对于FPGA开发者而言，理解这些基础概念不仅是编写Verilog代码的前提，更是进行时序分析、资源优化和功能调试的理论支撑。本章将系统梳理从二进制编码到组合逻辑与时序逻辑的完整知识链条，帮助读者建立扎实的数字逻辑思维框架。

2.1 二进制系统与编码基础

数字系统采用二进制作为信息载体，其核心原因在于物理实现上最容易区分两种状态：高电平（通常为1）与低电平（通常为0）。在FPGA内部，所有信号最终都以二进制形式存储和传输。二进制数的位权展开式是理解数值转换的关键：对于n位二进制数 \(B = b_{n-1}b_{n-2}...b_1b_0\)，其十进制值为 \(\sum_{i=0}^{n-1} b_i \times 2^i\)。除了无符号数，实际工程中还需要处理有符号数，最常用的是二进制补码表示法。补码的优势在于加减法运算可以统一处理，无需单独设计符号位判断逻辑。

二进制编码的常见形式包括：原码（符号位+数值位）、反码（按位取反）和补码（反码加1）。在Verilog中，默认使用补码表示有符号数，这要求设计者在声明端口或变量时显式使用signed关键字，否则综合工具会将其视为无符号数，导致符号扩展错误。例如，一个8位有符号数8'shFF表示-1，而如果按无符号解读则为255。这种差异在比较器和加法器设计中极易引发bug。

2.2 布尔代数与逻辑门

布尔代数是数字逻辑的数学基础，它定义了变量（0或1）上的三种基本运算：与（AND，记作·）、或（OR，记作+）、非（NOT，记作上划线或!）。由这三种基本运算可以推导出复合运算：与非（NAND）、或非（NOR）、异或（XOR）、同或（XNOR）。布尔代数的核心定律包括交换律、结合律、分配律、吸收律、德摩根定律等。其中德摩根定律在逻辑化简和电路变换中极为重要：\(\overline{A \cdot B} = \overline{A} + \overline{B}\)，\(\overline{A + B} = \overline{A} \cdot \overline{B}\)。这意味着我们可以将AND门转换为OR门加反相器，从而在FPGA中利用更丰富的门级资源。

逻辑门	布尔表达式	真值表特征	FPGA实现方式
AND	Y = A·B	全1才为1	LUT4 查表
OR	Y = A+B	有1即为1	LUT4 查表
NOT	Y = !A	取反	LUT1 查表
XOR	Y = A⊕B	相异为1	LUT2 或专用XOR链
NAND	Y = !(A·B)	全1才为0	LUT4 查表

在FPGA中，逻辑门并非以独立门电路形式存在，而是通过查找表（LUT）实现。一个4输入LUT（LUT4）内部包含16位SRAM，可以存储任意4输入布尔函数的真值表。综合工具将Verilog描述的逻辑表达式映射为LUT的配置位流。因此，理解布尔代数有助于设计者编写更高效的RTL代码——例如，将复杂的逻辑表达式化简后，可以减少LUT级联深度，降低组合逻辑延迟。

2.3 组合逻辑：无记忆的决策网络

组合逻辑电路的特点是：任意时刻的输出仅取决于该时刻的输入，与电路的历史状态无关。其数学本质是布尔函数 \(Y = F(X_1, X_2, ..., X_n)\)。常见的组合逻辑模块包括多路选择器（MUX）、译码器（Decoder）、编码器（Encoder）、加法器（Adder）、比较器（Comparator）等。在FPGA设计中，组合逻辑通常用assign语句或always @(*)块描述。

判断方法：识别一个电路是否为组合逻辑，可以检查其是否满足以下条件：① 无反馈回路（输出不经过任何路径回到输入）；② 无时钟或复位信号参与；③ 输出随输入变化立即更新（存在门延迟，但无存储效应）。在Verilog中，如果always块的敏感列表只包含电平信号（如@(*)），且块内对所有分支都进行了赋值，则综合结果为组合逻辑；若存在未覆盖分支或赋值自身保持，则可能综合出锁存器（Latch），这通常是设计者不期望的。

以一个4选1多路选择器为例，其行为可描述为：当选择信号sel[1:0]为00时输出d0，01时输出d1，10时输出d2，11时输出d3。在FPGA中，这可以映射为一个LUT4（4个数据输入+2个选择输入共6个输入，实际需要2个LUT3或1个LUT6）。设计者可以通过调整编码方式或使用并行结构来优化资源。例如，将4选1分解为两级2选1，每级使用一个LUT2，总共2个LUT，但延迟增加一级。

2.4 时序逻辑：记忆与状态演化

时序逻辑电路引入了时钟和状态的概念，其输出不仅取决于当前输入，还取决于电路的历史状态。核心存储元件是触发器（Flip-Flop，FF），在FPGA中通常为D触发器。D触发器在时钟上升沿（或下降沿）采样输入D，并在输出Q保持该值，直到下一个有效时钟沿。多个触发器组合可以构成寄存器、计数器、移位寄存器、有限状态机（FSM）等。

操作流程：设计时序逻辑时，需遵循以下步骤：① 明确时钟域和复位策略（同步复位或异步复位）；② 定义状态编码（二进制、格雷码或独热码）；③ 编写时序逻辑块（always @(posedge clk)）；④ 进行时序仿真验证建立/保持时间是否满足。在FPGA中，时序逻辑的物理实现是将D触发器放置在可配置逻辑块（CLB）的Slice内，每个Slice包含多个FF和LUT。时钟信号通过专用时钟网络（如BUFG）全局布线，以保证到达各触发器的时钟偏斜（Skew）最小。

以一个4位同步计数器为例，其Verilog描述如下：

module counter4(
    input clk,
    input rst_n,
    output reg [3:0] count
);
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        count <= 4'd0;
    else
        count <= count + 1'b1;
end
endmodule

该计数器在每个时钟上升沿递增，异步低电平复位。综合后，4个D触发器级联构成计数逻辑，进位链使用FPGA的专用快速进位资源（如Xilinx的CARRY4），以提高运行频率。若需实现可加载计数器，只需增加一个load信号和并行数据输入端口。

2.5 组合逻辑与时序逻辑的对比与协同

理解两类逻辑的差异是FPGA设计的核心。组合逻辑提供“计算能力”，时序逻辑提供“存储能力”。实际系统中，两者总是交替出现：数据路径上的组合逻辑完成运算，寄存器在时钟沿捕获中间结果，形成流水线结构。例如，一个FIR滤波器由多个乘法器（组合逻辑）和延迟线（移位寄存器，时序逻辑）组成。

对比维度	组合逻辑	时序逻辑
输出决定因素	仅当前输入	当前输入 + 历史状态
存储能力	无	有（触发器/寄存器）
时钟依赖	不依赖	依赖时钟沿
Verilog描述	assign / always @(*)	always @(posedge clk)
赋值方式	阻塞赋值 =	非阻塞赋值 <=
典型电路	MUX、加法器、译码器	计数器、FSM、移位寄存器
FPGA资源	LUT + 布线	FF + 时钟网络

案例拆解：假设需要设计一个交通灯控制器，红灯亮30秒、黄灯亮5秒、绿灯亮25秒，循环切换。该设计必然包含时序逻辑（计数器记录当前状态持续时间）和组合逻辑（根据计数器值决定灯色输出）。具体实现时，使用一个模60计数器（0-59秒），状态机定义三种状态：RED、YELLOW、GREEN。组合逻辑部分将计数器值与状态阈值比较，产生灯色控制信号；时序逻辑部分在每个时钟沿更新计数器及状态。若仅使用组合逻辑，则无法记录“当前处于哪个状态”，因此必须引入触发器。