4. 硬件描述语言入门：Verilog/VHDL语法基础、模块化设计、数据类型、运算符与常用语句
硬件描述语言（HDL）是FPGA设计的“母语”，它将数字逻辑电路以文本形式进行结构化描述，使设计者能够在软件环境中完成硬件电路的建模、仿真与综合。Verilog HDL与VHDL是目前工业界最主流的两种HDL，前者语法灵活、上手快，后者严谨规范、适合大型工程。本章将围绕语法基础、模块化设计方法、数据类型、运算符与常用语句展开，帮助读者建立从“软件思维”到“硬件思维”的关键转换。
4.1 语法基础：Verilog与VHDL的核心差异与选择
核心原理：Verilog与VHDL均遵循“实体-行为-结构”的描述范式，但语法风格差异显著。Verilog采用C语言风格，关键字小写，语句以分号结尾，块注释使用/* */，行注释使用//。VHDL则基于Ada语言，关键字不区分大小写，语句以分号结尾，注释使用--。在FPGA工程实践中，Verilog因其简洁性在中小规模设计、算法验证和IP集成中占据主导地位；VHDL则在航空、军工等对可读性和可维护性要求极高的领域仍有广泛应用。
| 对比维度 | Verilog | VHDL |
|---|---|---|
| 语法风格 | C语言风格，简洁灵活 | Ada风格，严谨冗长 |
| 大小写敏感 | 敏感 | 不敏感 |
| 数据类型 | wire/reg/logic | std_logic/std_logic_vector |
| 设计单元 | module | entity + architecture |
| 并发语句 | assign、always | process、concurrent assignment |
| 适用场景 | 算法验证、IP集成、快速原型 | 大型复杂系统、高可靠性设计 |
判断方法：选择HDL时，应优先考虑团队技术积累、目标器件厂商工具链支持（如Vivado对Verilog支持更友好）、以及现有IP核的可用性。若项目涉及大量数学运算和状态机，Verilog的reg和integer类型更直观；若项目需要严格的类型检查和强约束，VHDL的std_logic类型系统能减少隐式转换错误。
4.2 模块化设计：从单模块到层次化系统
核心原理：模块化设计是FPGA工程管理的基石。一个完整的FPGA设计通常由多个module（Verilog）或entity（VHDL）组成，每个模块负责独立功能，通过端口（port）进行信号交互。顶层模块仅做实例化与互联，不包含具体逻辑。这种自顶向下、逐层细化的方法，不仅便于团队并行开发，还能显著提高仿真调试效率。
// Verilog 模块定义示例
module counter #(parameter WIDTH = 8) (
input wire clk,
input wire rst_n,
input wire en,
output reg [WIDTH-1:0] count
);
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
count <= {WIDTH{1'b0}};
else if (en)
count <= count + 1'b1;
end
endmodule
// 顶层实例化
module top (
input wire clk_50m,
input wire rst_btn,
output wire [7:0] led
);
wire rst_n_sync;
// 复位同步器实例
reset_sync u_reset_sync (
.clk(clk_50m),
.rst_async(rst_btn),
.rst_sync(rst_n_sync)
);
// 计数器实例
counter #(.WIDTH(8)) u_counter (
.clk(clk_50m),
.rst_n(rst_n_sync),
.en(1'b1),
.count(led)
);
endmodule操作流程：模块化设计遵循以下步骤：①功能分解，将系统划分为控制、数据通路、接口等子模块；②定义端口协议，明确每个模块的输入输出信号、位宽和时序要求；③独立编码与仿真，每个子模块先单独验证；④顶层集成，完成实例化与信号连接；⑤系统级仿真与板级调试。
adc_interface负责采样时序控制，fifo_wrapper负责数据缓存与跨时钟域处理，uart_tx负责串行发送。每个模块独立仿真通过后，在顶层模块中实例化并连接。此方案使调试时间缩短约40%，且后续若更换ADC型号，只需修改adc_interface模块。4.3 数据类型：wire、reg与logic的深入理解
核心原理：Verilog中wire用于表示组合逻辑连线，reg用于表示过程块中赋值的变量，而SystemVerilog引入的logic类型可同时替代两者。VHDL中std_logic是标准逻辑类型，支持'0'、'1'、'Z'（高阻）、'X'（未知）等九种状态。std_logic_vector用于表示多位宽总线。理解数据类型是避免仿真与综合不一致的关键。
| 类型 | 用途 | 赋值方式 | 综合结果 |
|---|---|---|---|
| wire | 模块间连线、assign赋值 | 连续赋值 | 组合逻辑 |
| reg | always块内变量 | 过程赋值 | 触发器或组合逻辑 |
| logic | 通用类型（SystemVerilog） | 两者均可 | 取决于上下文 |
| integer | 循环变量、有符号数 | 过程赋值 | 32位寄存器 |
| parameter | 常量定义 | 编译时赋值 | 无硬件 |
判断方法：在always块中赋值的信号必须声明为reg或logic；在assign语句或模块端口连接中使用的信号应声明为wire。若信号需要跨模块传递，端口方向决定类型：input端口默认为wire，output端口可以是reg或wire。
logic类型可减少因wire/reg混用导致的编译错误，但需注意logic不能用于多驱动场景（如三态总线），此时仍需使用wire。4.4 运算符与表达式：从算术到移位
核心原理：HDL运算符分为算术运算符（+、-、*、/）、关系运算符（>、<、==、!=）、逻辑运算符（&&、||、!）、位运算符（&、|、^、~）、移位运算符（<<、>>）和拼接运算符（{}）。运算符的优先级与C语言类似，但需注意位宽扩展规则：无符号数运算结果位宽取最大操作数位宽，有符号数运算结果位宽需显式指定。
// 运算符使用示例
wire [7:0] a = 8'hA5;
wire [7:0] b = 8'h3C;
wire [8:0] sum = a + b; // 9位结果，防止溢出
wire [7:0] and_result = a & b; // 位与
wire [7:0] or_result = a | b; // 位或
wire [7:0] xor_result = a ^ b; // 位异或
wire [15:0] concat_result = {a, b}; // 拼接为16位
wire [7:0] shift_left = a << 2; // 左移两位，低位补零操作流程：使用运算符时，应遵循以下检查清单：①确认操作数位宽是否匹配；②判断结果位宽是否足够容纳最大值；③区分逻辑运算符与位运算符的使用场景；④注意有符号数的符号扩展规则；⑤避免在敏感列表中使用除法或取模运算（综合面积大）。
wire [9:0] grad_x = (pixel_right - pixel_left) >> 1;实现差分运算。此处减法结果位宽为10位（考虑符号），右移一位实现除以2。若直接使用除法运算符/2，综合工具会生成大量LUT资源，而移位运算仅需布线。&&（逻辑与）与&（位与）。逻辑与返回1位布尔值，位与返回按位操作结果。在if条件中应使用逻辑运算符，在数据通路中应使用位运算符。4.5 常用语句：always、assign、case与generate
核心原理：HDL的语句分为并发语句和顺序语句。并发语句（assign、实例化）在模块中同时执行，与书写顺序无关；顺序语句（always、case、for）在过程块内按顺序执行。正确理解并发与顺序的差异，是HDL设计的关键。
| 语句 | 类型 | 典型用途 | 综合结果 |
|---|---|---|---|
| assign | 并发 | 组合逻辑赋值 | 组合逻辑门 |
| always @(*) | 顺序 | 组合逻辑（if-else） | 组合逻辑门 |
| always @(posedge clk) | 顺序 | 时序逻辑（寄存器） | D触发器 |
| case | 顺序 | 多路选择、状态机 | 多路选择器 |
| for | 顺序 | 循环展开、寄存器初始化 | 硬件复制 |
| generate | 并发 | 参数化模块生成 | 硬件复制 |
操作流程：编写always块时，应遵循“三要素”原则：①敏感列表完整（组合逻辑使用@(*)，时序逻辑使用@(posedge clk)）；②变量赋值完整（所有分支均需赋值，避免锁存器）；③阻塞赋值（=）用于组合逻辑，非阻塞赋值（<=）用于时序逻辑。
// 状态机示例：使用case语句
localparam IDLE = 2'b00, SEND = 2'b01, WAIT = 2'b10;
reg [1:0] state, next_state;
always @(*) begin
case (state)
IDLE: next_state = (start) ? SEND : IDLE;
SEND: next_state = (done) ? WAIT : SEND;
WAIT: next_state = (timer_done) ? IDLE : WAIT;
default: next_state = IDLE;
endcase
end
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
state <= IDLE;
else
state <= next_state;
endgenvar i; generate for (i=0; i<8; i=i+1) begin: data_gen assign data_out[i] = data_in[i] ^ key[i]; end endgenerate。此方法使代码量减少70%，且修改通道数只需更改循环上限。4.6 实战案例：4位计数器与LED闪烁控制
案例背景：在FPGA开发板上实现一个4位二进制计数器，计数满后自动清零，并将计数值映射到4个LED灯。系统时钟为50MHz，要求LED闪烁频率约为1Hz（即计数器每计数50,000,000次翻转一次）。
初始现象与目标：直接使用50MHz时钟驱动计数器，LED变化过快无法肉眼观察。目标是通过分频产生1Hz使能信号，控制计数器步进。
关键参数：系统时钟50MHz，分频系数50,000,000，计数器位宽4位，LED低电平有效。
分析判断过程：需要两级逻辑：第一级为分频器，产生1Hz脉冲；第二级为4位计数器，在脉冲使能下递增。分频器使用26位计数器（2^26=67,108,864 > 50,000,000），当计数到49,999,999时产生一个时钟周期的高电平脉冲并清零。
实际操作步骤：
- 编写分频器模块
clk_div，输出en_1hz脉冲信号。 - 编写4位计数器模块
counter_4bit，在en_1hz为高时递增。 - 顶层模块实例化两个子模块，将计数器输出连接到LED引脚。
- 编写testbench进行功能仿真，验证分频脉冲周期和计数顺序。
- 添加引脚约束文件（XDC/QSF），分配时钟和LED引脚。
- 综合、实现并生成比特流，下载到FPGA开发板验证。
结果对比：仿真波形显示，en_1hz脉冲周期为1秒，计数器从0到15循环递增，LED按二进制模式闪烁。板级验证与仿真一致，LED闪烁频率约1Hz。
风险与代价：分频器计数位宽不足会导致溢出错误；若使用同步复位，需确保复位信号与时钟沿对齐。本设计占用资源极少（约30个LUT），但若需精确1Hz频率，建议使用PLL锁相环而非计数器分频。
复盘经验：该案例展示了模块化设计、参数化定义、时序逻辑与组合逻辑分离的完整流程。初学者应重点掌握：①分频使能信号而非直接分频时钟，避免产生毛刺；②计数器位宽需满足最大值需求；③仿真验证必须覆盖边界条件（如计数满回绕）。