二、时序分析基础：时钟、触发器、组合逻辑、建立时间、保持时间、时序路径的基本概念
静态时序分析（STA）是ASIC数字前端与后端设计中不可或缺的签核手段，其核心目标是在不依赖动态仿真激励的前提下，穷举验证所有时序路径是否满足触发器的建立时间（Setup Time）与保持时间（Hold Time）要求。要真正理解PrimeTime的报错信息、约束写法与修复策略，首先必须透彻掌握时序分析的四块基石：时钟的物理与逻辑属性、触发器的时序窗口、组合逻辑的传播延迟，以及时序路径的起点与终点定义。本章将围绕这些基础概念展开，建立一套完整的时序分析语言体系，为后续学习SDC约束、时序报告解读与收敛优化打下坚实基础。
上图展示了时序分析中最核心的“寄存器到寄存器”路径模型。发射触发器（Launch FF）在时钟上升沿将数据推出，经过组合逻辑网络的传播延迟后，数据必须满足捕获触发器（Capture FF）的建立时间与保持时间要求。时钟信号从时钟源到达两个触发器的时刻可能不同，这个差异称为时钟偏斜（Clock Skew），它直接影响时序裕量的计算。下面我们将逐一拆解这些基础概念。
2.1 时钟：时序分析的基准参考
时钟是时序分析中最重要的参考信号，所有时序约束和检查都围绕时钟展开。在数字电路中，时钟不仅定义了数据采样的时刻，还决定了数据必须在什么时间窗口内保持稳定。从STA的角度，时钟需要从四个维度来描述：周期（Period）、占空比（Duty Cycle）、不确定性（Uncertainty）和延迟（Latency）。
核心原理：时钟周期决定了数据采样的频率，而占空比则定义了高电平与低电平的持续时间。在STA中，我们通常关心时钟的上升沿（或下降沿）作为采样时刻。时钟不确定性包括时钟抖动（Jitter）和时钟偏斜（Skew），它们都会消耗时序裕量。时钟延迟则指从时钟源到触发器时钟端的实际传播时间，在片上偏差（OCV）分析中需要分别考虑时钟路径的早到与晚到。
在PrimeTime中，时钟通过create_clock命令定义，其基本属性包括周期和波形。例如：
create_clock -name clk -period 10.0 -waveform {0 5} [get_ports clk]上述命令定义了一个周期为10ns、占空比50%的时钟。实际设计中，时钟树综合（CTS）之后，时钟到达每个触发器的延迟会不同，PrimeTime通过set_clock_uncertainty来建模时钟抖动和偏斜的影响。
| 时钟属性 | 物理含义 | 对时序的影响 | PrimeTime约束命令 |
|---|---|---|---|
| 周期（Period） | 相邻两个同向沿的时间间隔 | 决定建立时间检查的可用时间窗口 | -period |
| 占空比（Duty Cycle） | 高电平时间占周期的比例 | 影响双沿采样设计的时序裕量 | -waveform |
| 不确定性（Uncertainty） | 时钟抖动与偏斜的综合预算 | 直接减少建立/保持时间裕量 | set_clock_uncertainty |
| 延迟（Latency） | 时钟源到触发器CK端的传播时间 | 影响时钟偏斜的计算结果 | set_clock_latency |
2.2 触发器：时序单元的核心
触发器是时序逻辑的基本存储单元，在STA中我们主要关注D触发器。一个D触发器有四个关键端口：时钟端CK、数据输入端D、数据输出端Q以及异步复位/置位端。触发器的时序行为由建立时间（Setup Time, Tsu）、保持时间（Hold Time, Th）和时钟到输出延迟（Clock-to-Q Delay, Tcq）三个参数定义。
建立时间是指在时钟有效沿到来之前，数据输入D必须保持稳定的最短时间。保持时间是指在时钟有效沿到来之后，数据输入D必须继续保持稳定的最短时间。时钟到输出延迟是指从时钟有效沿到数据输出Q稳定的时间。这三个参数共同定义了触发器的时序窗口。
经验提醒：在工艺库中，触发器的Tsu和Th通常以查找表（Look-Up Table）的形式给出，其值随输入转换时间（Input Transition）和输出负载电容（Output Load）变化。在时序分析时，PrimeTime会根据实际的工作条件（PVT）自动查表计算具体的时序参数值。
触发器的建立时间和保持时间之间存在互补关系：如果数据提前到达，建立时间裕量增加，但保持时间裕量可能减少；反之亦然。在STA中，我们分别对建立时间和保持时间进行独立检查，确保两者都有足够的裕量。
2.3 组合逻辑：数据通路的延迟来源
组合逻辑网络位于两个触发器之间，负责对数据进行逻辑运算。组合逻辑的延迟（Tpd）是数据从输入到输出传播所需的时间，它由逻辑门的级数、每个门的本征延迟以及互连线的RC延迟共同决定。在STA中，组合逻辑延迟是建立时间检查中最主要的可变因素。
组合逻辑延迟的计算依赖于工艺库中每个标准单元的延迟模型。PrimeTime使用非线性延迟模型（NLDM）或电流源模型（CCS/ECSM）来计算单元延迟。延迟值取决于两个关键输入：输入转换时间（Input Slew）和输出总电容（Total Output Capacitance）。输入转换时间越快，输出电容越小，则延迟越小。
风险提示：组合逻辑的延迟并非固定值，而是随PVT（工艺、电压、温度）变化。在慢工艺角（SS）、低电压（0.9V）、高温（125°C）条件下，延迟最大；在快工艺角（FF）、高电压（1.1V）、低温（-40°C）条件下，延迟最小。因此，建立时间检查通常在慢角下进行，保持时间检查在快角下进行。
在实际设计中，组合逻辑的深度（逻辑级数）是影响时序收敛的关键指标。一般来说，一个时钟周期内组合逻辑的级数不宜超过15-20级（取决于工艺节点和时钟频率）。如果逻辑级数过深，可以通过流水线插入触发器来切割路径，或者通过逻辑重构来减少级数。
2.4 建立时间与保持时间：时序检查的核心
建立时间检查确保数据在时钟有效沿之前已经稳定，而保持时间检查确保数据在时钟有效沿之后不会立刻变化。两者共同保证了触发器能够可靠地捕获正确的数据值。
建立时间检查的数学表达式：
Tlaunch + Tcq + Tpd + Tsu ≤ Tcapture + Tclk其中，Tlaunch是时钟到达发射触发器的时间，Tcapture是时钟到达捕获触发器的时间，Tclk是时钟周期。定义时钟偏斜Tskew = Tcapture - Tlaunch，则上式可简化为：
Tcq + Tpd + Tsu ≤ Tclk + Tskew保持时间检查的数学表达式：
Tlaunch + Tcq + Tpd ≥ Tcapture + Th即：
Tcq + Tpd ≥ Th + Tskew从上述公式可以看出，时钟偏斜对建立时间和保持时间的影响是相反的。正偏斜（Tskew > 0，即捕获时钟晚到）有利于建立时间但不利于保持时间；负偏斜（Tskew < 0）则相反。
案例拆解：假设一个设计工作频率为100MHz（Tclk = 10ns），发射触发器的Tcq = 0.5ns，组合逻辑延迟Tpd = 6.0ns，捕获触发器的Tsu = 0.2ns，时钟偏斜Tskew = 0.3ns（正偏斜）。则建立时间裕量为：10 + 0.3 - 0.5 - 6.0 - 0.2 = 3.6ns，满足要求。若时钟偏斜变为-0.3ns，则裕量变为3.0ns，仍然满足。但如果组合逻辑延迟增加到8.5ns，则裕量变为：10 + 0.3 - 0.5 - 8.5 - 0.2 = 1.1ns，仍然为正，但余量已经很小，需要关注。
2.5 时序路径：STA的分析对象
时序路径是STA的基本分析单元，它定义了数据从起点到终点的传播路径。根据起点和终点的类型，时序路径可以分为四类：
- 输入端口到触发器（Input Port → FF）：数据从芯片外部输入，经过组合逻辑到达触发器D端。
- 触发器到触发器（FF → FF）：数据从发射触发器Q端出发，经过组合逻辑到达捕获触发器D端。
- 触发器到输出端口（FF → Output Port）：数据从触发器Q端出发，经过组合逻辑到达芯片输出端口。
- 输入端口到输出端口（Input Port → Output Port）：纯组合路径，数据从输入直接经过组合逻辑到达输出。
在PrimeTime中，时序路径的起点称为“起点”（Startpoint），终点称为“终点”（Endpoint）。对于每条路径，PrimeTime会计算其延迟，并与约束要求进行比较，得出时序裕量（Slack）。如果Slack为负值，则说明该路径存在时序违例。
| 路径类型 | 起点 | 终点 | 约束来源 | 典型检查 |
|---|---|---|---|---|
| 输入到触发器 | 输入端口 | 触发器D端 | set_input_delay | 建立/保持 |
| 触发器到触发器 | 触发器CK端 | 触发器D端 | create_clock | 建立/保持 |
| 触发器到输出 | 触发器CK端 | 输出端口 | set_output_delay | 建立/保持 |
| 输入到输出 | 输入端口 | 输出端口 | set_input_delay + set_output_delay | 建立/保持 |
2.6 常见误区与设计建议
在时序分析的学习和实践中，初学者常犯以下几类错误，需要特别注意：
误区一：混淆时钟偏斜与时钟抖动。时钟偏斜是时钟信号到达不同触发器的静态时间差，是确定性的；时钟抖动是时钟沿在每个周期内的随机波动，是统计性的。在STA中，偏斜通过时钟树延迟计算得到，抖动通过uncertainty建模。
误区二：忽略保持时间检查。很多初学者只关注建立时间，认为只要数据足够快就能满足时序。实际上，保持时间违例通常发生在数据路径过短的情况下，例如两个触发器直接相连（Tpd = 0）。此时如果时钟偏斜为负，就可能出现保持时间违例。保持时间违例无法通过降低时钟频率来修复，必须通过插入延迟缓冲器或调整时钟树来解决。
误区三：认为建立时间违例只能降频。建立时间违例的修复手段很多，包括：优化组合逻辑（减少逻辑级数）、插入流水线寄存器、调整触发器位置（布局优化）、使用更高驱动强度的单元、调整时钟偏斜（有用偏斜）等。降频只是最后的手段。
设计建议：在RTL设计阶段，就应该关注时序路径的深度。对于关键路径，尽量采用并行结构代替串行结构；对于多周期路径，使用set_multicycle_path约束；对于伪路径，使用set_false_path约束。这些约束可以显著减少不必要的时序优化压力。
通过本章的学习，我们建立了时序分析的基础概念框架。时钟提供了时间基准，触发器定义了采样窗口，组合逻辑贡献了传播延迟，而时序路径则将这三者串联起来形成完整的检查对象。理解这些概念之间的相互关系，是后续学习SDC约束编写、时序报告解读和时序收敛优化的前提。在实际项目中，建议工程师在编写RTL的同时就开始规划时序约束，并在综合后、布局布线后分别进行STA检查，确保每个阶段都能及时发现并修复时序问题。