3、时序路径与约束：时序路径的起点/终点类型与SDC约束文件

静态时序分析（STA）的核心工作对象是时序路径（Timing Path），而约束文件（SDC）则是描述设计时序要求的“法律文书”。在数字IC前端与后端设计中，工程师必须清晰理解一条时序路径从哪里开始、到哪里结束，以及如何用SDC命令将这些要求准确传递给工具。本章将系统梳理时序路径的四大类型（寄存器到寄存器、输入到寄存器、寄存器到输出、输入到输出），并深入讲解SDC语法中的时钟定义、输入/输出延迟、伪路径与多周期路径等常用命令，帮助读者建立从路径识别到约束编写的完整知识框架。

时序路径四大类型与SDC约束映射 输入端口 IN[7:0] 路径B set_input_delay 组合逻辑 REG_B D Q CLK CLK 路径A create_clock 组合逻辑 REG_C D Q CLK 路径C set_output_delay 输出端口 OUT[7:0] 路径D（组合直通） set_input_delay + set_output_delay 时钟源 CLK SDC约束命令映射关系 • 路径A（Reg-to-Reg）：create_clock / set_clock_uncertainty / set_multicycle_path • 路径B（Input-to-Reg）：set_input_delay -clock CLK -max/min [get_ports IN] • 路径C（Reg-to-Output）：set_output_delay -clock CLK -max/min [get_ports OUT] • 路径D（Input-to-Output）：set_input_delay + set_output_delay + set_false_path（若为异步）

3.1 时序路径的起点与终点：四大基本类型

3.1.1 核心原理：路径的“源”与“汇”

在STA中，一条时序路径由起点（Startpoint）和终点（Endpoint）定义。起点是数据发起端，终点是数据捕获端。根据起点和终点的属性，路径被划分为四种基本类型：

  • 寄存器到寄存器（Reg-to-Reg）：起点为触发器的时钟引脚（CK），终点为另一个触发器的数据输入引脚（D）。这是最核心的路径类型，决定芯片最高工作频率。
  • 输入到寄存器（Input-to-Reg）：起点为芯片输入端口（Input Port），终点为触发器的D引脚。约束时需指定外部器件到芯片的延迟。
  • 寄存器到输出（Reg-to-Output）：起点为触发器的CK引脚，终点为芯片输出端口（Output Port）。约束时需指定芯片输出到外部器件的延迟。
  • 输入到输出（Input-to-Output）：起点为输入端口，终点为输出端口，路径中无寄存器，属于组合逻辑直通路径。通常需要特殊处理（如设为伪路径或约束最大延迟）。

理解这四种路径是编写SDC约束的前提。工具（如PrimeTime、Tempus）会基于网表和约束自动识别这些路径，但工程师必须确保约束准确，否则工具会错误地优化或报出虚假的时序违例。

3.1.2 判断方法：如何识别路径类型

在实际工程中，可以通过以下步骤快速判断路径类型：

  1. 查看起点：若起点是端口（Port），则属于输入路径；若起点是寄存器CK引脚，则属于寄存器发起路径。
  2. 查看终点：若终点是端口，则属于输出路径；若终点是寄存器D引脚，则属于寄存器捕获路径。
  3. 组合判断：起点为端口且终点为寄存器 → 输入到寄存器；起点为寄存器且终点为端口 → 寄存器到输出；起点为端口且终点为端口 → 输入到输出；起点为寄存器且终点为寄存器 → 寄存器到寄存器。
经验提醒：在大型SoC中，输入到输出路径往往被忽略或误约束。建议在SDC中显式使用 set_false_path 或 set_max_delay 处理此类路径，避免工具默认按一个时钟周期约束导致过度优化。

3.1.3 案例拆解：一个简单的同步FIFO设计

假设有一个8位同步FIFO，输入端口 din[7:0]，输出端口 dout[7:0]，内部有写指针寄存器 wr_ptr_reg 和读指针寄存器 rd_ptr_reg。其路径类型如下：

路径编号起点终点类型SDC约束命令
1din[0]wr_ptr_reg/DInput-to-Regset_input_delay
2wr_ptr_reg/CKrd_ptr_reg/DReg-to-Regcreate_clock + set_clock_uncertainty
3rd_ptr_reg/CKdout[0]Reg-to-Outputset_output_delay
4din[7]dout[7]Input-to-Outputset_false_path（若为测试模式）

通过此表，工程师可以快速定位每条路径的约束需求，避免遗漏。

3.1.4 常见误区与总结

  • 误区1：认为只有Reg-to-Reg路径需要约束。实际上，输入/输出路径若不约束，工具会默认外部延迟为0，导致时序分析过于乐观。
  • 误区2：忽略输入到输出路径。在纯组合逻辑设计中（如简单的ALU），此类路径是主要路径，必须用 set_max_delay 约束。
  • 总结：路径类型识别是STA的第一步，建议在项目开始时绘制一张“路径类型-约束命令”映射表，作为团队设计规范。

3.2 SDC约束文件：基本语法与常用命令

3.2.1 核心原理：SDC的层次化结构

SDC（Synopsys Design Constraints）是基于Tcl语言的约束文件，其核心思想是“先定义时钟，再定义输入/输出延迟，最后处理例外路径”。SDC命令作用于设计对象（如端口、引脚、时钟），通过 get_ports、get_pins、get_clocks 等查询命令获取对象集合，再施加约束。

# 典型SDC文件结构
create_clock -name clk -period 10 [get_ports clk]
set_input_delay 2 -clock clk [get_ports din*]
set_output_delay 3 -clock clk [get_ports dout*]
set_false_path -from [get_ports rst_n]

SDC命令分为三大类：时钟约束命令、端口延迟命令、例外路径命令。掌握这些命令的语法和适用场景是本章的重点。

3.2.2 操作流程：从零编写SDC的五个步骤

  1. 定义时钟：使用 create_clock 创建主时钟，指定周期、波形、端口或引脚。
  2. 定义时钟不确定性：使用 set_clock_uncertainty 设置时钟偏斜（skew）和抖动（jitter）预算。
  3. 约束输入路径：使用 set_input_delay 指定外部数据相对于时钟沿的到达时间。
  4. 约束输出路径：使用 set_output_delay 指定外部器件要求的数据稳定时间。
  5. 处理例外路径：使用 set_false_path、set_multicycle_path 等命令声明非默认时序要求。
关键参数说明：
-max 和 -min 分别对应建立时间（setup）和保持时间（hold）分析。例如 set_input_delay -max 5 -min 1 -clock clk [get_ports din] 表示数据最早1ns、最晚5ns到达。

3.2.3 案例拆解：一个UART接收模块的SDC编写

假设UART接收模块工作时钟为50MHz（周期20ns），输入信号 rx_serial 由外部UART发送器驱动，输出信号 rx_data[7:0] 连接到下游FIFO。初始现象：综合后时序报告显示setup违例0.5ns。分析过程：

  • 检查输入延迟：外部UART发送器数据建立时间为10ns，保持时间为2ns。因此 set_input_delay -max 10 -min 2 -clock clk [get_ports rx_serial]。
  • 检查输出延迟：下游FIFO要求数据在时钟沿前5ns稳定，因此 set_output_delay -max 5 -clock clk [get_ports rx_data]。
  • 检查时钟：create_clock -name clk -period 20 [get_ports clk]，并设置 set_clock_uncertainty 0.2 用于时钟抖动。

修改约束后重新综合，setup违例消除，且面积仅增加1.2%。此案例说明：准确的输入/输出延迟约束是修复时序违例的第一步，而非盲目优化逻辑。

3.2.4 常见误区与总结

  • 误区1：忘记设置 set_clock_uncertainty，导致工具认为时钟理想，实际流片后时序失败。
  • 误区2：对异步信号（如复位）未设置 set_false_path，导致工具花费大量时间优化无效路径。
  • 总结：SDC约束是设计与物理实现之间的“契约”。建议在RTL freeze前完成SDC review，并利用 report_clock、report_timing 命令验证约束完整性。
风险提示：在SDC中使用 get_pins 时，路径名必须与网表层次一致。若使用通配符（如 *），务必确认匹配范围，避免误约束。建议在编写后运行 report_analysis_coverage 检查约束覆盖率。
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