2. 良率定义与分类：晶圆良率、封装良率、最终测试良率、良率损失的根本原因

在半导体制造中，良率（Yield）是衡量生产效率与成本控制的核心指标。良率并非单一数值，而是贯穿从晶圆制造到最终产品交付的多个阶段。理解不同阶段的良率定义及其分类，是良率工程师进行根因分析、制定改善措施的基础。

2.1 晶圆良率（Wafer Yield / Fab Yield）

晶圆良率，又称晶圆制造良率或前段良率（Front-End Yield），是指在晶圆厂（Fab）完成所有工艺步骤后，通过电性测试（Wafer Acceptance Test, WAT）和晶圆探针测试（Chip Probing, CP）所确定的合格芯片比例。

晶圆良率主要受工艺缺陷、光刻对准偏差、薄膜均匀性、掺杂浓度异常等因素影响。它是衡量晶圆厂工艺稳定性和成熟度的关键指标。

晶圆良率损失的主要根因

• 随机缺陷（Random Defects）： 由颗粒污染、微尘、金属残留等引起，导致短路或断路。
• 系统缺陷（Systematic Defects）： 由工艺窗口偏移、光刻聚焦不良、刻蚀负载效应等系统性因素导致。
• 参数漂移（Parametric Shifts）： 如阈值电压（Vt）漂移、饱和电流（Idsat）不足等。

2.2 封装良率（Assembly Yield / Package Yield）

封装良率，又称后段良率（Back-End Yield），是指从晶圆切割（Dicing）、贴片（Die Attach）、打线（Wire Bonding）或倒装焊（Flip Chip）、塑封（Molding）等封装工序完成后，通过外观检查、X-Ray、扫描声学显微镜（SAM）等检测手段所确定的合格封装体比例。

封装良率损失通常与机械应力、热应力、材料界面结合强度、引线键合质量、塑封空洞等因素相关。

封装良率损失的主要根因

• 切割缺陷： 崩边、裂纹、硅渣残留。
• 贴片空洞： 银胶或焊料层中的空洞导致散热不良或应力集中。
• 键合失效： 金线/铜线断裂、球焊剥离、第二焊点脱离。
• 塑封分层： 塑封料与芯片或基板之间的界面分层（Delamination）。

2.3 最终测试良率（Final Test Yield / FT Yield）

最终测试良率，是指封装完成后的器件在最终测试（Final Test, FT）阶段，通过功能测试、性能测试、可靠性测试（如老化测试 Burn-in）后，被判定为合格品的比例。这是出货前的最后一道质量关卡。

最终测试良率损失可能源于封装引入的缺陷、测试程序覆盖不全、测试硬件（如探针卡、测试座）接触不良，或芯片本身在封装过程中受到的隐性损伤。

2.4 良率损失的根本原因（Root Causes of Yield Loss）

良率损失的根本原因可以归纳为以下四大类，它们贯穿于整个制造流程：

2.5 良率分类对比总结