📚 课程目录第2章先进封装核心工艺（一）

2、先进封装核心工艺（一）：晶圆级封装（WLP）、扇入/扇出型封装（Fan-In/Fan-Out）、凸点制作技术

各位好，今天我们聊聊先进封装里最基础的几个工艺。晶圆级封装、扇入扇出、还有凸点制作。说实话，这些名词听起来有点绕，但搞懂了它们，后面学系统级封装就顺了。

我刚开始接触封装那会儿，也分不清WLP和Fan-Out到底啥区别。后来在项目里踩过坑，才真正理解。嗯，咱们一个一个来。

晶圆级封装，说白了就是在晶圆上直接做封装。传统封装是先切芯片，再一颗颗封。WLP反过来——先封好，再切。

这样做的好处很明显：

我个人习惯把WLP分成两类：

类型	特点	典型应用
扇入型WLP	焊盘在芯片面积内	手机射频、电源管理
扇出型WLP	焊盘扩展到芯片外	多芯片集成、高I/O

关键点：WLP的良率直接受晶圆良率影响。一颗坏die，整片晶圆都得跟着遭殃。所以WLP对晶圆良率要求很高，一般要99%以上。

扇入型封装，就是焊盘全部放在芯片正下方。你想想看，芯片多大，封装就多大。这种封装也叫CSP（Chip Scale Package）。

我在一个手机项目里用过扇入封装。当时客户要求封装厚度小于0.5mm，I/O数不到100个。扇入封装正好合适，成本低，性能也好。

扇入封装的典型流程：

经验之谈：扇入封装的关键在于RDL设计。线宽线距、金属厚度、介电层材料，这些参数直接影响电性能和可靠性。我建议新手先从简单的单层RDL开始，别一上来就搞多层。

扇出型封装，就是把焊盘做到芯片外面去。这样封装面积比芯片大，但好处是可以放更多I/O，还能集成多个芯片。

为什么会这样？因为芯片面积有限，焊盘放不下那么多。扇出封装通过塑封料把芯片包起来，然后在上面做RDL，把焊盘引到外面。

我曾经在一个5G基站项目里用过扇出封装。那个芯片I/O数超过500个，扇入根本放不下。用扇出封装后，不仅解决了I/O问题，还把两个die集成在一起，省了PCB面积。

扇出封装的主要类型：

注意：扇出封装最大的挑战是芯片偏移。塑封时芯片会跑位，导致RDL对不准。我曾经遇到过一批产品，芯片偏移超过20μm，整批报废。后来我们改了工艺参数，把偏移控制在5μm以内才解决。

凸点，就是芯片和基板之间的连接点。没有凸点，芯片就焊不上去。凸点技术是先进封装的基石。

常见的凸点类型：

凸点制作流程（以铜柱凸点为例）：

核心指标：凸点高度一致性。同一颗芯片上，凸点高度差不能超过10%。否则贴片时有的凸点压不到，有的压太狠，可靠性就出问题。

我记得有个项目，凸点高度差达到15%，贴片后虚焊率超过5%。后来我们优化了电镀工艺，把电流密度从2ASD降到1.5ASD，高度差控制在5%以内，虚焊率降到0.1%以下。

咱们把WLP、Fan-In、Fan-Out放在一起看看：

选哪种封装，主要看I/O数和成本。I/O少、成本敏感，选扇入WLP。I/O多、需要集成，选扇出。就这么简单。

下面这张图把本章的核心逻辑串起来了：

最后，分享几个我踩过的坑：

坑1：RDL设计不考虑应力

我曾经设计过一款扇出封装，RDL走线太密，热循环后直接开裂。后来加了应力释放结构才解决。建议RDL转角处用圆弧，别用直角。

坑2：凸点间距选太小

有个项目为了追求高密度，凸点间距压到30μm。结果贴片时短路率超过10%。后来放宽到40μm，良率才上来。别为了指标牺牲良率。

坑3：忽略塑封材料收缩

扇出封装里，塑封料固化后会收缩。如果芯片布局不对称，晶圆会翘曲。我建议做对称布局，或者在设计时预留翘曲补偿量。

好了，这一章就到这里。记住一句话：封装工艺的选择，永远是成本、性能和可靠性的平衡。没有最好的工艺，只有最合适的工艺。