2、Chiplet基础与封装技术：Chiplet架构、2.5D/3D封装、UCIe/BoW等互连标准、多源集成模式

Chiplet（芯粒）并非一种全新的芯片设计语言，而是一种将传统单片式SoC（System-on-Chip）拆解为多个具有特定功能、可独立设计验证的裸片（Die），再通过先进封装与高速互连技术重新集成为一个系统级封装（SiP）或异构集成体的方法论。理解Chiplet的硬件安全，首先必须理解其物理载体与互连逻辑。本章将深入剖析Chiplet的架构范式、2.5D/3D封装的核心差异、UCIe与BoW等互连标准的工程细节，以及多源集成模式下的信任边界。

上图展示了Chiplet多源集成的基本物理架构与信任边界。左侧为2.5D封装中多个功能Die平铺在硅中介层上，右侧为3D堆叠的垂直互连，中间通过UCIe/BoW等Die-to-Die接口进行数据交换。底部则揭示了多源供应链中不同Foundry来源的Die具有不同的信任等级，这正是硬件安全设计的核心出发点。

2.1 Chiplet架构的核心原理与设计范式

Chiplet架构的核心原理是“分而治之，合而为一”。它将一个复杂的单片SoC按照功能边界（如计算、存储、I/O、模拟、安全）拆分为多个独立的裸片，每个裸片采用最适合其功能的工艺节点制造。例如，逻辑Die可能采用3nm先进工艺，而I/O Die则采用成本更低的14nm或28nm工艺。这种异构集成方式打破了摩尔定律对单片芯片尺寸和良率的限制。

从设计范式来看，Chiplet架构强调“IP复用”的物理化。传统的IP（Intellectual Property）是软核或硬核形式，而Chiplet将IP变成了物理可交付的“硅片”。这种转变带来了三个关键变化：设计复杂度降低（每个Die独立验证）、成本优化（不同工艺按需选择）、上市时间缩短（模块化并行开发）。然而，从安全角度看，这也意味着攻击面从单一芯片内部扩展到了多个Die之间的物理互连。

2.2 2.5D与3D封装技术：物理互连的安全基础

封装技术决定了Die之间物理互连的方式，也决定了硬件攻击者能够接触到的物理探测点。2.5D封装和3D封装是当前Chiplet主流的两种物理实现方案。

2.5D封装：硅中介层方案

2.5D封装将多个Die并排放置在硅中介层（Silicon Interposer）上，通过中介层上的微凸点（Micro-bump）和再分布层（RDL）实现Die之间的水平互连。硅中介层本身通过硅通孔（TSV）与下方的有机封装基板相连。这种方案的优点是技术成熟、良率可控、散热相对容易；缺点是中介层成本较高，且互连密度受限于微凸点的间距（目前量产在40μm左右）。

3D封装：垂直堆叠方案

3D封装将多个Die垂直堆叠，通过TSV和混合键合（Hybrid Bonding）实现Die之间的垂直互连。混合键合（Cu-Cu直接键合）可以实现亚微米级的互连间距（<1μm），互连密度比2.5D高出几个数量级。3D封装的优点是互连延迟极低、带宽极高、占用面积小；缺点是散热困难、制造工艺复杂、良率挑战大，且垂直堆叠使得内部信号难以直接探测，增加了硬件木马检测的难度。

2.3 UCIe与BoW互连标准：协议层的安全控制点

Die-to-Die互连标准定义了Chiplet之间如何通信。目前主流的两大标准是UCIe（Universal Chiplet Interconnect Express）和BoW（Bunch of Wires）。理解这些标准的协议栈和安全特性，是实施Chiplet硬件安全的基础。

UCIe标准详解

UCIe由Intel、AMD、ARM等公司联合推出，旨在建立统一的Chiplet互连生态。UCIe协议栈分为物理层（Physical Layer）、Die-to-Die适配层（D2D Adapter Layer）、协议层（Protocol Layer）。物理层定义了电气信号、时钟、链路训练等；D2D适配层负责协议转换、流控、错误管理；协议层支持PCIe、CXL等标准协议。

从安全角度看，UCIe标准在D2D适配层提供了链路级完整性保护（CRC校验）和可选的数据加密能力。然而，默认配置下，UCIe链路并不强制加密，这为中间人攻击（在封装内部插入探测）留下了空间。

BoW标准特点

BoW由Open Compute Project（OCP）推动，是一种更轻量级的并行互连标准。BoW强调低延迟、低功耗，适用于对延迟敏感的场景（如AI推理）。BoW的物理层相对简单，没有复杂的协议栈，因此其安全机制主要依赖于上层协议或外部安全IP。

// UCIe 链路初始化中的安全参数示例（概念性伪代码）
// 在链路训练阶段，双方交换安全能力集
LinkTraining_Start:
  Send(Capability_Request { 
    encryption_supported: true,
    integrity_check: CRC32,
    key_exchange: ECDH_P256
  })
  Receive(Capability_Response {
    encryption_enabled: true,
    key_established: true
  })
  // 如果双方支持加密，则启用链路加密
  If (encryption_enabled) {
    Enable_AES_GCM_128()
  }
  // 否则，降级为明文传输（存在安全风险）
  Else {
    Log_Warning("Link encryption disabled - vulnerable to sniffing")
  }

2.4 多源集成模式：供应链信任的建立与验证

多源集成是Chiplet的核心优势之一，即从多个供应商采购不同的Die，然后集成到一个封装中。这种模式带来了供应链的灵活性，但也引入了复杂的信任问题。多源集成模式通常分为三种：垂直集成（同一供应商提供所有Die）、水平集成（不同供应商提供不同功能的Die）、混合集成（部分Die自研，部分Die外购）。

在水平集成模式下，系统集成商（通常是系统级厂商或OSAT）需要建立一套完整的供应链信任验证机制。这包括：

1. Die身份认证：每个Die应内置唯一的物理不可克隆函数（PUF）或数字证书，在集成前进行身份验证。
2. 来源可追溯性：建立从晶圆厂到封装厂的完整供应链追溯链，确保每个Die的来源清晰。
3. 功能安全测试：在集成前对每个Die进行安全功能测试（如扫描链测试、内建自测试BIST），确保没有恶意修改。
4. 互连完整性验证：在封装完成后，通过边界扫描（JTAG/IEEE 1149.1）或专用测试访问端口（TAP）验证Die间互连的完整性。

2.5 实战场景：多源Chiplet的安全集成流程

假设某AI加速卡项目采用Chiplet架构，包含：自研计算Die（Foundry A制造）、外购HBM内存堆栈（供应商B）、外购I/O Die（供应商C）、自研安全Die（Foundry A制造）。以下是安全集成的完整流程：

背景与约束：项目要求TDP（热设计功耗）不超过250W，目标性能为FP8精度下1000 TFLOPS。安全要求满足NIST SP 800-193平台固件保护规范。供应链约束：Foundry A位于可信区域，供应商B和C位于不同国家。

初始现象与目标：在原型验证阶段，发现通过UCIe链路传输的数据存在被侧信道攻击的风险。攻击者可能通过探测硅中介层上的微凸点信号来窃取计算Die与HBM之间的数据。

关键输入数据：UCIe链路速率为16GT/s，数据位宽64bit，链路功耗为2.5W。攻击者使用聚焦离子束（FIB）技术可以接触到中介层顶部的金属层。

分析判断过程：经过安全评估，发现UCIe链路默认未启用加密。虽然链路层有CRC校验，但CRC只能检测随机错误，无法防止恶意篡改。因此，决定在D2D适配层之上增加AES-GCM加密引擎。

实际操作步骤：

1. 在计算Die和安全Die中分别集成硬件加密引擎（支持AES-128-GCM）。
2. 在链路训练阶段，通过安全Die的PUF生成会话密钥，并通过UCIe边带通道（Sideband Channel）分发密钥。
3. 在I/O Die与计算Die之间启用加密传输，HBM数据通过计算Die内部解密后再访问。
4. 增加物理屏蔽层（金属盖板）覆盖硅中介层的关键信号区域，增加FIB探测难度。

结果对比：启用加密后，侧信道攻击的难度显著增加。攻击者即使探测到物理信号，也只能获得密文。性能开销约为3%（加密引擎的延迟和功耗），在可接受范围内。

风险与代价：加密引擎增加了Die面积约2mm²，功耗增加0.8W。密钥管理复杂度提升，需要额外的安全引导流程。

复盘经验：在Chiplet项目中，安全设计必须与物理设计同步进行。如果等到封装完成后再考虑安全加固，将面临巨大的改版成本。

2.6 常见误区与总结复盘

在Chiplet硬件安全实践中，工程师常陷入以下误区：

• 误区一：认为封装天然安全。实际上，2.5D封装的硅中介层暴露在外部，可以通过化学腐蚀或FIB进行物理探测。
• 误区二：过度信任互连标准的安全特性。UCIe和BoW标准本身不提供完整的安全解决方案，需要设计者自行实现。
• 误区三：忽视多源Die的信任差异。将所有Die视为同等信任级别，导致安全边界模糊。
• 误区四：忽略供应链的物理安全。Die在运输和集成过程中可能被替换或篡改，需要建立物理安全管控。