第一章 课程导入：Chiplet技术背景、多源供应链定义、硬件安全威胁全景与学习路径

Chiplet（芯粒）技术正在深刻重塑半导体产业的设计范式与制造分工。传统上，芯片设计企业依赖单一晶圆厂完成从架构定义到量产的全流程，而Chiplet模式将大型SoC拆解为多个具有特定功能的小型裸片（Die），通过先进封装技术（如2.5D/3D集成、硅桥、扇出型封装）进行异构集成。这一转变带来了性能、成本与上市时间的显著优化，但也将硬件安全边界从“单芯片可信”扩展到了“多源组件协同可信”的复杂维度。本章作为课程总纲，将系统梳理Chiplet技术演进脉络、多源供应链的构成与信任模型、硬件安全威胁全景，并明确本课程的学习路径与能力目标。

1.1 Chiplet技术背景：从单片集成到异构芯粒

Chiplet技术的兴起并非偶然，而是半导体产业在制程微缩逼近物理极限时的必然选择。传统SoC设计遵循“单一Die、统一制程”的原则，但随着工艺节点推进至7nm以下，光罩尺寸限制、良率下降、设计成本指数级上升等问题日益突出。以5nm制程为例，一颗大型SoC的流片成本超过4亿美元，而Chiplet模式允许将不同功能模块（CPU、GPU、NPU、SerDes、模拟前端）分别采用最适合的制程节点制造，再通过先进封装集成，从而在性能、功耗、面积与成本之间取得更优平衡。

从产业实践看，AMD的EPYC（霄龙）系列处理器是Chiplet商业化的标志性产品。其将计算Die（CCD）与I/O Die（IOD）分离，CCD采用7nm制程，IOD采用12nm制程，通过Infinity Fabric总线互连。这种设计不仅提升了良率（小Die良率远高于大Die），还实现了产品系列的灵活组合——同一IOD可搭配不同数量的CCD，覆盖从8核到64核的完整产品线。Intel的Ponte Vecchio GPU更是集成了47个Chiplet，包括计算块、缓存块、Xe Link IO块等，展示了Chiplet在超大规模异构集成中的潜力。

然而，Chiplet技术也引入了新的安全挑战。每个Chiplet可能来自不同的供应商、不同的晶圆厂、不同的封装基地，甚至不同的国家。这意味着硬件信任边界从“单一可信实体”扩展到了“多源不可信实体”的协同。攻击者可以在任何一个环节插入恶意逻辑、修改电路结构、植入后门，而传统的芯片安全检测方法（如扫描链测试、功能验证）难以覆盖跨Die的复杂互连。此外，Die-to-Die互连信道（如UCIe、BoW）本身也成为新的攻击面——攻击者可能通过物理探针或电磁侧信道窃听Die间通信数据。

1.2 多源供应链定义：信任边界与攻击面分析

多源供应链（Multi-Source Supply Chain）在Chiplet语境下具有三层含义：多源供应（同一组件可由多个供应商提供）、多源制造（不同Die在不同晶圆厂生产）、多源集成（封装、测试、系统组装在不同地点完成）。这种模式虽然增强了供应链韧性，但也显著扩大了攻击面。根据美国国家网络空间安全卓越中心（NCCoE）的供应链安全框架，Chiplet供应链可划分为以下关键环节：

从信任模型角度看，Chiplet多源供应链需要建立“分布式信任根”机制。每个Die在出厂前应植入唯一的身份标识（如PUF生成的硬件指纹），并在封装集成后通过安全互连协议（如UCIe的安全层）进行相互认证。任何未经认证的Die接入系统，都应被安全机制拒绝。同时，供应链的每个环节都需要记录可审计的日志，包括制造批次、测试结果、运输轨迹、封装参数等，形成完整的“数字孪生”档案。

1.3 硬件安全威胁全景：从传统攻击到Chiplet新型威胁

硬件安全威胁并非Chiplet时代的新生事物，但Chiplet技术显著扩展了威胁的类型和影响范围。传统硬件安全威胁主要包括：硬件木马（HT）、侧信道攻击、逆向工程、物理攻击、供应链伪造等。在Chiplet背景下，这些威胁呈现出新的特征：

硬件木马（HT）是Chiplet安全的首要威胁。在传统单芯片中，HT的插入点相对有限（设计阶段或制造阶段），而Chiplet的每个Die都可能被植入HT，且HT的触发机制可以跨Die协同——例如，一个Die中的HT在接收到另一个Die的特定信号后才被激活。这种“分布式木马”的检测难度极大，因为传统的功能测试和结构测试难以覆盖跨Die的触发条件。更隐蔽的是，攻击者可以在Die-to-Die接口中植入“嗅探器”，窃取互连总线上的敏感数据（如加密密钥、用户数据），而不会影响芯片的正常功能。

侧信道攻击在Chiplet场景下变得更加可行。由于Chiplet采用2.5D/3D封装，Die间的电磁辐射和功耗波动更容易被探测。攻击者可以通过高精度电磁探头（分辨率达微米级）定位到特定Die的特定功能模块，从而实施更精准的功耗分析或电磁分析攻击。例如，在3D堆叠的存储Chiplet中，攻击者可以通过测量TSV的电流变化来推断存储数据的翻转模式，进而恢复加密密钥。

物理攻击也面临新的挑战与机遇。Chiplet的先进封装（如硅中介层、有机基板）为攻击者提供了更多的物理接入点。聚焦离子束（FIB）技术可以精确切割TSV或重新连接金属线，实现电路修改。微探针台可以接触到Die表面的测试点或冗余触点，直接读取内部信号。此外，热成像技术可以识别出不同Die的功耗热点，帮助攻击者定位敏感模块。

供应链伪造在Chiplet时代变得更加复杂。由于Chiplet组件来自多个供应商，且封装后的系统级芯片（SiP）难以通过外观识别内部Die的来源，伪造者可以混入二手、翻新或克隆的Die。更严重的是，攻击者可以伪造整个Chiplet模块——将低性能Die伪装成高性能Die，或将恶意Die伪装成可信Die。这种伪造不仅影响产品质量，还可能引入安全漏洞。

1.4 课程学习路径与目标：从入门到精通的进阶体系

本课程共30章，按照“基础理论→关键技术→实战应用→前沿趋势”的递进逻辑设计，确保学员能够系统掌握Chiplet硬件安全多源供应链的知识体系。课程分为四个阶段：

第一阶段（第1-8章）：基础概念与威胁建模。本阶段重点建立Chiplet技术、供应链安全、硬件威胁的基础认知。学员将学习Chiplet架构原理、先进封装技术、供应链信任模型、硬件木马分类与检测基础、侧信道攻击原理等。通过本阶段学习，学员应能够绘制Chiplet供应链的攻击面地图，识别关键风险点。

第二阶段（第9-16章）：供应链信任与验证技术。本阶段深入探讨如何建立和验证Chiplet供应链的信任。内容包括：硬件信任根（HRoT）设计、物理不可克隆函数（PUF）原理与应用、安全启动与远程认证、Die-to-Die安全互连协议（UCIe安全层）、供应链可追溯性技术（区块链、数字孪生）、安全测试与验证方法（扫描链安全、边界扫描、JTAG安全）等。学员将掌握从裸片到系统的完整信任链构建方法。

第三阶段（第17-24章）：安全设计与检测技术实战。本阶段聚焦于实际的安全设计与检测技术。内容包括：安全Chiplet架构设计（隔离、冗余、监控）、硬件木马检测技术（侧信道分析、逻辑测试、结构测试）、物理攻击防护（屏蔽层、传感器、主动防护）、安全封装技术（防篡改封装、安全TSV）、供应链安全审计与合规（NIST标准、ISO 20243）等。学员将通过案例分析和实验操作，掌握实用的安全技术。

第四阶段（第25-30章）：实战案例与前沿趋势。本阶段通过真实案例和前沿研究，帮助学员建立全局视野。内容包括：AMD EPYC安全架构分析、Intel Ponte Vecchio安全设计、自动驾驶Chiplet安全案例、5G基站Chiplet安全实践、量子计算对Chiplet安全的挑战、AI驱动的硬件安全检测等。学员将完成一个综合性的Chiplet安全评估项目，输出完整的安全评估报告。

课程学习目标可归纳为三个层次：知识层——掌握Chiplet技术原理、供应链安全理论、硬件威胁模型；技能层——能够运用安全设计方法、检测工具、验证流程解决实际问题；素养层——建立“安全第一”的设计思维，能够在多源供应链环境中做出合理的安全决策。