第二章 存储器基础：DRAM工作原理、存储阵列结构、读写操作时序、刷新机制与术语（tRCD、tCL、tRP等）
DDR3与DDR4存储器控制器的设计，本质上是对DRAM（动态随机存取存储器）时序与刷新行为的精确管理。要理解控制器为何要发出如此复杂的命令序列，必须先深入DRAM的物理结构与电气特性。本章将从电荷存储的微观原理出发，逐步构建存储阵列的宏观模型，并详细拆解读写操作中的关键时序参数（tRCD、tCL、tRP等），最后阐述刷新机制对系统可靠性的决定性影响。只有透彻理解这些基础，才能在后续章节中掌握控制器状态机的设计精髓与PHY层信号完整性优化的依据。
上图从三个维度概括了本章的核心：左侧展示了DRAM最基本的1T1C（一个晶体管加一个电容）存储单元，这是理解所有时序问题的物理起点；中间展示了Bank内部的行列交叉阵列结构，以及感应放大器在读取过程中的关键角色；右侧则列出了控制器必须严格遵守的四个核心时序参数。底部强调了控制器与PHY作为“时序执行者”的总体职责。接下来，我们将逐一深入这些主题。
2.1 DRAM工作原理：电荷存储与破坏性读取
核心原理：DRAM之所以被称为“动态”存储器，是因为它利用电容上的电荷量来表示二进制数据。电容会自然漏电，因此数据无法长期保存，必须周期性“刷新”（充电）来维持。这与SRAM（静态随机存取存储器）使用触发器锁存状态有本质区别。
工程视角：在DDR3/DDR4系统中，存储单元电容的典型值约为20-30飞法（fF），电荷量极小。这意味着读取操作实际上是“破坏性”的——当位线（BL）预充到VDD/2后，字线（WL）打开，电容与位线之间发生电荷共享，导致位线上产生仅约100-200mV的微小电压差。感应放大器（Sense Amp）负责检测并放大这个微小差值，同时将原数据“回写”到电容中。这一“读取-放大-回写”过程是理解tRCD和tCL的基础。
判断方法：如何区分DRAM与SRAM？最直接的方法是查看数据手册中的“刷新”要求。任何需要周期性刷新命令（如tREFI）的存储器都是DRAM。此外，DRAM的访问延迟（如tRCD）通常在10-15ns量级，而SRAM的随机访问延迟可低至1-5ns。
2.2 存储阵列结构：Bank、Row与Column的组织
现代DDR3/DDR4芯片内部并非只有一个巨大的存储阵列，而是被划分为多个独立的Bank（通常为8个或16个）。每个Bank拥有独立的行缓冲器（Row Buffer）和感应放大器组。这种多Bank结构允许控制器交错访问不同Bank，从而隐藏预充电和激活的延迟。
| 层级 | 说明 | 典型值 (DDR4) | 控制器影响 |
|---|---|---|---|
| Bank Group | DDR4新增，用于提高并发带宽 | 4组 | 支持同一组内不同Bank并行操作 |
| Bank | 独立存储块，拥有独立行缓冲 | 16个 | 可交错访问，隐藏tRP |
| Row | 行，由行地址选择 | 65536行 (2^16) | 激活命令指定行 |
| Column | 列，由列地址选择 | 1024列 (2^10) | 读写命令指定列 |
操作流程：一次完整的读操作必须遵循“激活（ACT）→ 读（RD）→ 预充电（PRE）”的顺序。控制器先发送ACT命令，同时提供Bank地址和Row地址，将目标行数据复制到行缓冲器中（此过程耗时tRCD）。随后发送RD命令，提供Column地址，从行缓冲器中读取目标数据（此过程耗时tCL）。最后，在适当时候发送PRE命令，关闭当前行，为下一次激活做准备（此过程耗时tRP）。
2.3 读写操作时序：tRCD、tCL、tRP的工程含义
这三个参数是DDR时序中最核心的延迟指标，直接决定了控制器的状态机设计。
- tRCD (RAS to CAS Delay)：从ACT命令发出到RD/WR命令可发出的最小间隔。它代表行地址译码、字线驱动和感应放大器完成数据放大的时间。如果控制器提前发出RD命令，读到的将是无效数据。
- tCL (CAS Latency)：从RD命令发出到第一个有效数据出现在数据总线（DQ）上的延迟。它主要由列地址译码、数据读取路径和输出驱动器的延迟决定。tCL以时钟周期为单位，是DDR4-3200等规格中衡量性能的关键指标。
- tRP (Row Precharge Time)：从PRE命令发出到下一次ACT命令可发出的最小间隔。它代表位线预充到VDD/2所需的时间。预充电操作是关闭当前行、准备新行的必要步骤。
实战场景：假设DDR4-2400芯片的tRCD=13.91ns，tCL=13.91ns，tRP=13.91ns（CL=17）。在800MHz时钟下（周期1.25ns），控制器必须等待11个时钟周期才能发出RD命令。如果控制器设计者错误地将tRCD设置为10个周期，系统将出现随机数据错误，且极难排查。因此，控制器必须从SPD（串行存在检测）芯片读取这些参数，并配置到时序寄存器中。
2.4 刷新机制：数据保持的基石
DRAM电容的漏电电流通常在飞安（fA）量级，但电荷量极小，导致数据保持时间（tRET）仅为64ms（工业级）或32ms（汽车级）。刷新操作的本质是定期读取每个Row的数据并立即回写，以恢复电容电荷。
刷新类型：
- All-Bank Refresh (REFAB)：刷新所有Bank中的同一行。
- Per-Bank Refresh (REFPB)：DDR4新增，仅刷新指定Bank的一行，允许其他Bank继续正常访问，减少刷新带来的性能损失。
刷新命令间隔（tREFI）：两次刷新命令之间的平均间隔。对于DDR4，典型值为7.8μs（温度≤85°C）。控制器必须保证在tREFI内至少发出一次刷新命令，否则数据将丢失。刷新一行所需的时间为tRFC（刷新周期），DDR4-3200的tRFC典型值为350ns。
风险说明：刷新操作会占用数据总线，导致性能损失。在DDR4中，刷新开销约占带宽的2-4%。设计高性能控制器时，应尽量将刷新命令安排在Bank空闲时隙，或利用Per-Bank Refresh特性，避免刷新命令阻塞关键数据访问。此外，温度升高会加速漏电，因此高温环境下需降低tREFI（如温度>85°C时，tREFI缩短至3.9μs）。
2.5 案例拆解：一次读操作背后的时序计算
背景与目标：某系统使用DDR4-2400（CL=17，tRCD=17，tRP=17，tRAS=39，tRFC=350ns），控制器需要连续读取Bank0的Row0和Bank1的Row0。目标是计算最小总耗时。
关键参数：时钟周期tCK=0.833ns（1/1200MHz）。所有时序参数需换算为时钟周期数：tRCD=17个周期，tCL=17个周期，tRP=17个周期。
分析过程：
- 发送ACT(Bank0, Row0)，开始计时。
- 等待tRCD=17个周期后，发送RD(Bank0, Col0)。
- 等待tCL=17个周期后，数据开始输出。但此时不能立即对Bank0进行预充电，因为需要满足tRAS（ACT到PRE的最小间隔）≥39个周期。
- 在第39个周期时，发送PRE(Bank0)。
- 等待tRP=17个周期后，Bank0才能接受新的ACT命令。
- 为了隐藏延迟，控制器可在第18个周期（即发送RD后）立即发送ACT(Bank1, Row0)，因为Bank1与Bank0相互独立。
- Bank1的读操作可与Bank0的预充电并行执行。
结果对比：若串行执行（先完成Bank0全部操作再访问Bank1），总耗时为：tRCD + tCL + (tRAS - tRCD) + tRP + tRCD + tCL = 17+17+22+17+17+17 = 107个周期。若采用Bank交错，总耗时为：tRCD + tCL + (tRAS - tRCD) + tRP = 17+17+22+17 = 73个周期。性能提升约32%。
复盘经验：控制器设计必须充分利用多Bank并行性。现代控制器通常维护一个“Bank状态表”，跟踪每个Bank是空闲、激活还是预充电中，从而智能调度命令。此外，tRAS参数常被初学者忽略，但它限制了行激活的最短持续时间，违反tRAS会导致数据损坏。
2.6 常见误区与总结复盘
误区一：认为tCL是决定内存延迟的唯一因素。实际上，tRCD和tRP同样重要，且tRAS和tRC（行周期时间）也影响整体性能。
误区二：忽略刷新命令的调度。在密集读写场景下，刷新命令可能被无限期推迟，导致数据丢失。控制器必须设置刷新定时器，并具有“刷新抢占”机制。
误区三：混淆时钟周期与纳秒。DDR3-1600的tCL=11，其实际延迟为11×1.25ns=13.75ns，而DDR4-3200的tCL=22，实际延迟为22×0.625ns=13.75ns。两者延迟相同，但DDR4因频率更高而拥有更高带宽。
总结：本章的核心在于建立“物理特性→时序参数→控制器设计”的映射关系。DRAM的电容漏电特性决定了刷新机制的必要性；行列阵列结构决定了ACT/RD/PRE的命令序列；感应放大器的建立时间决定了tRCD；数据输出路径决定了tCL；位线预充时间决定了tRP。控制器设计者必须将这些参数转化为状态机的状态转移条件，并通过PHY精确控制命令与数据的时序关系。在后续章节中，我们将看到这些基础如何影响DDR3/DDR4控制器的命令调度器、数据通路和PHY的DQS延迟链设计。