4、CDR架构分类：基于锁相环（PLL）的CDR、基于延迟锁定环（DLL）的CDR、基于过采样的CDR、混合架构的优缺点对比
时钟数据恢复（CDR）是高速SerDes接收端的核心功能模块，其本质是从接收到的串行数据流中提取出与发送端同步的时钟信号，并利用该时钟对数据进行最佳判决。根据实现原理的不同，CDR架构主要分为基于锁相环（PLL）、基于延迟锁定环（DLL）、基于过采样以及混合架构四大类。不同架构在抖动容忍度、锁定速度、功耗、面积以及工艺可移植性等方面存在显著差异，直接决定了SerDes IP的适用场景。本章将深入剖析这四种架构的工作原理、核心参数、工程实现要点及选型策略。
上图从工程实现角度概括了四种CDR架构的核心特征与关键指标差异。在实际项目中，架构选择往往不是单纯的技术对比，而是受限于协议规范（如PCIe的扩频时钟兼容性）、工艺节点（如FinFET与平面工艺的VCO差异）、功耗预算（如移动设备与数据中心的不同约束）以及量产成本（如数字逻辑占比与模拟IP复用性）等多维因素。下面逐一展开分析。
4.1 基于锁相环（PLL）的CDR：经典模拟方案
核心原理
PLL型CDR通过负反馈环路使本地压控振荡器（VCO）的输出时钟与输入数据的边沿对齐。其基本结构包括：鉴频鉴相器（PFD）（或Hogge型鉴相器）、电荷泵（Charge Pump）、环路滤波器（Loop Filter）和VCO。当数据速率较高时，通常采用线性鉴相器（如Hogge或Alexander型）来避免PFD在数据随机翻转时产生的非线性问题。环路带宽（Loop Bandwidth）是设计的关键参数：带宽越宽，锁定越快，但对输入抖动的抑制能力越差；带宽越窄，抖动滤除效果越好，但锁定时间变长且对VCO相位噪声要求更高。
判断方法与操作流程
在工程选型时，判断是否采用PLL型CDR，可遵循以下流程：
- 检查协议要求：若协议要求支持扩频时钟（SSC，如PCIe的-0.5% down-spread），PLL的跟踪能力是必须的。
- 评估抖动预算：若系统总抖动（TJ）预算中随机抖动（RJ）占比高，PLL的低通特性可有效滤除高频噪声。
- 确认工艺条件：在28nm以下先进工艺中，模拟VCO的调谐范围与品质因数（Q值）设计难度显著增加，需评估是否有可靠的电感或环形VCO可用。
- 计算环路参数：根据数据速率（如10Gbps）确定环路带宽（通常为数据速率的1/1000~1/500），再通过相位裕度（>60°）确定电荷泵电流与滤波器零极点位置。
案例拆解：10Gbps背板SerDes的PLL-CDR设计
某通信设备商在10Gbps背板传输中采用PLL型CDR。初始方案使用环形VCO，但实测发现VCO相位噪声在1MHz偏移处达到-95dBc/Hz，导致恢复时钟的RMS抖动超过协议要求的0.3UI。分析发现，环形VCO的电源噪声抑制（PSR）不足是主因。改进措施包括：（1）在VCO电源引脚增加LC滤波网络（磁珠+10nF电容）；（2）将环路带宽从5MHz调整至2MHz，以进一步抑制VCO带内噪声；（3）改用互补交叉耦合的LC-VCO，其相位噪声在1MHz处改善至-115dBc/Hz。最终恢复时钟RMS抖动降至0.18UI，满足系统误码率（BER<1e-15）要求。此案例说明，PLL型CDR的性能瓶颈往往不在环路本身，而在VCO的模拟设计质量。
4.2 基于延迟锁定环（DLL）的CDR：快锁定与低抖动
核心原理
DLL型CDR不产生新频率，而是通过压控延迟线（VCDL）对参考时钟（通常由本地PLL提供）进行相位延迟，使延迟后的时钟边沿对齐数据眼图中心。其核心优势在于无抖动累积——因为VCDL不产生自激振荡，其输出噪声仅由延迟线自身的热噪声和电源噪声决定，远低于VCO的相位噪声。DLL的锁定时间通常小于100个UI（单位间隔），比PLL快一个数量级。
判断方法与操作流程
DLL型CDR适用于以下场景：
- 数据速率相对较低（<10Gbps），且参考时钟质量较好。
- 需要极快的锁定时间（如突发模式通信、光模块的上电初始化）。
- 系统对抖动累积敏感，例如中继器（Repeater）或转发器场景。
操作流程上，需重点设计相位检测器（通常采用二进制鉴相器）和延迟线控制字的更新算法。延迟线的调节步长决定了相位量化误差，一般要求步长小于0.05UI。
实战场景：光模块中的突发模式CDR
在无源光网络（PON）的上行突发模式中，数据包之间间隔极短（<100ns），且每个突发包的相位随机。采用DLL型CDR，利用其快速锁定特性，在突发包到来后的40ns内完成相位对齐。具体实现中，VCDL采用6位数字控制，延迟步长约2ps，配合高速比较器实现边沿检测。实测锁定时间约35ns，满足ITU-T G.984标准要求。该方案的代价是需要一个稳定的参考时钟（通常由本地晶振PLL提供），且延迟线的线性度需通过后台校准保证。
4.3 基于过采样的CDR：全数字化的灵活性
核心原理
过采样CDR使用一个固定高频时钟（频率为数据速率的N倍，N通常为4~8）对输入数据进行采样，然后通过数字逻辑检测数据边沿位置，并选择最佳采样点。其核心模块包括：多相时钟发生器（通常由本地PLL产生N相时钟）、采样器阵列（N个D触发器）、边沿检测与数字滤波器（如多数表决或数字环路滤波器）。该架构完全避免了模拟VCO或VCDL的设计，工艺可移植性极佳。
判断方法与操作流程
选择过采样CDR时，需评估以下约束：
- 数据速率上限：由于需要N倍过采样，数据速率受限于采样时钟频率。例如，若工艺支持的最高采样时钟为5GHz，则数据速率最高约1.25Gbps（N=4）。
- 抖动容忍度：过采样CDR的抖动容忍度受限于采样相位分辨率（即1/N UI）。若N=4，则最大相位误差为0.25UI，可能无法满足某些协议要求。
- 功耗与面积：N个采样器与数字逻辑的功耗随N线性增加，但相比模拟方案，其数字逻辑可随工艺缩放而自动获益。
案例拆解：USB 2.0高速模式（480Mbps）的过采样实现
某MCU芯片集成USB 2.0 PHY，采用4倍过采样CDR。系统时钟为480MHz，采样时钟为1.92GHz（由PLL倍频产生）。设计中发现，当输入数据存在±0.1UI的确定性抖动（DJ）时，边沿检测逻辑偶尔会误判，导致采样点偏移。解决方案是引入数字均值滤波器：对连续8个UI的边沿位置取平均，再更新采样相位。同时，将采样相位从4相增加到8相（通过相位插值器实现），使有效分辨率提升至0.125UI。改进后，抖动容忍度从0.2UI提升至0.35UI，满足USB-IF规范。该案例表明，过采样CDR的性能可通过数字信号处理技术灵活增强，但代价是增加逻辑门数与功耗。
4.4 混合架构：模拟与数字的协同优化
核心原理
混合架构旨在结合PLL/DLL的模拟性能优势与数字逻辑的灵活性。常见形式包括：（1）模拟PLL粗调 + 数字LMS（最小均方）算法微调；（2）DLL产生多相时钟 + 数字相位选择器（如相位插值器）实现高分辨率跟踪；（3）双环路结构：一个模拟PLL用于产生稳定的高频时钟，一个数字环路用于跟踪数据相位。这种架构在高速（>25Gbps）SerDes中已成为主流，例如PCIe 5.0/6.0、以太网400G/800G PHY。
判断方法与操作流程
混合架构的设计流程通常包括：
- 划分模拟与数字边界：确定哪些功能由模拟电路完成（如VCO、电荷泵），哪些由数字逻辑完成（如环路滤波、相位插值控制）。
- 设计数字环路滤波器：采用比例积分（PI）控制器，其系数可通过数字寄存器配置，以适应不同协议。
- 校准与自适应：利用数字逻辑实现VCO增益校准、相位偏移校准以及抖动容忍度优化。
实战场景：PCIe 5.0（32GT/s）接收端的混合CDR
PCIe 5.0要求CDR支持-0.5%的SSC跟踪，且抖动容忍度在10kHz处需达到-20dB。纯模拟PLL方案难以同时满足SSC跟踪带宽（~100kHz）与高频抖动抑制（>10MHz）的矛盾需求。某芯片采用混合架构：模拟PLL产生32GHz的VCO时钟（分频后用于数据采样），数字环路以1.6GHz的速率（数据速率的1/20）更新相位控制字，通过相位插值器（PI）在VCO时钟的8个相位间进行微调。数字环路滤波器采用二阶PI结构，带宽可配置为1MHz~8MHz。实测结果表明，该方案在SSC跟踪模式下，恢复时钟的峰值抖动为0.12UI，满足规范要求。同时，数字校准逻辑在启动时自动测量VCO增益，消除了工艺偏差的影响。
4.5 架构对比与选型决策表
| 对比维度 | PLL型 | DLL型 | 过采样型 | 混合型 |
|---|---|---|---|---|
| 最高数据速率 | >100Gbps（依赖VCO） | <10Gbps | <5Gbps | >100Gbps |
| 锁定时间 | ~μs级 | ~ns级 | ~ns级 | ~μs级（含校准） |
| 抖动容忍度 | 高（带宽可调） | 中（受延迟线分辨率限制） | 低（受采样率限制） | 高（数字增强） |
| 功耗效率 | 中（模拟电路静态功耗） | 低（无VCO） | 高（数字逻辑动态功耗） | 中 |
| 工艺可移植性 | 差（模拟IP需重新设计） | 中（延迟线设计较简单） | 优（全数字） | 良（模拟IP可复用） |
| SSC跟踪能力 | 优（环路带宽可调） | 差（带宽固定） | 差（需额外逻辑） | 优（数字环路可编程） |
| 设计复杂度 | 高（模拟设计） | 中 | 低 | 高（需软硬件协同） |
选型决策建议
- 数据中心/高性能计算：优先选择混合架构，以满足PCIe、以太网等高速协议的严苛抖动与SSC要求。
- 移动设备/物联网：若数据速率<5Gbps，过采样或DLL架构可显著降低功耗与面积。
- 光模块/突发模式：DLL型是首选，其快速锁定特性是刚需。
- 工艺节点<28nm：建议谨慎使用PLL型，可考虑混合架构中的数字辅助校准来弥补模拟性能不足。