SerDes系统架构：发送端、接收端、信道、均衡器、时钟恢复的整体架构与信号流
高速SerDes（Serializer/Deserializer）系统的设计本质上是围绕一条完整信号链路展开的端到端工程。无论是PCIe、以太网、USB、JESD204B还是MIPI，其物理层核心架构都遵循相同的范式：发送端（TX）将并行数据串行化并驱动到信道上，信号经过有损信道（Channel）的衰减与畸变，到达接收端（RX）后经过前端放大器、均衡器（EQ）补偿，最终由时钟数据恢复电路（CDR）从受损信号中提取时钟并完成数据重定时。理解这一整体架构与信号流，是进行链路预算、均衡器选型、CDR环路参数设计以及系统级排障的前提。本章将系统拆解各功能模块的职责、接口关系与信号流方向，并重点剖析均衡器与CDR在链路中的协同工作机理。
2.1 发送端（TX）架构与信号预处理
发送端的核心任务是将并行数据转换为高速串行比特流，并以受控的电气特性驱动到信道中。其内部架构通常包含并行数据接口、Serializer（串行器）、FIFO缓冲、相位对齐电路以及输出驱动器（TX Driver）。在高速设计中，发送端并非简单地将数据“推”出去，而是需要针对信道特性进行预失真处理，即发射均衡（TX FFE，Feed-Forward Equalization）。
从信号流角度看，并行数据（如32位或64位宽）首先进入FIFO，解决跨时钟域（从系统时钟到串行时钟）的相位对齐问题。Serializer按照位时钟将并行数据逐位输出，形成NRZ（Non-Return-to-Zero）或PAM4（4-Level Pulse Amplitude Modulation）信号。输出驱动器决定信号的摆幅（如800mVppd）、上升/下降时间以及输出阻抗（通常为50Ω差分）。预加重（Pre-emphasis）或去加重（De-emphasis）模块在驱动前对高频分量进行额外放大或对低频分量进行衰减，以补偿信道对高频的衰减。
2.2 信道（Channel）的物理特性与信号劣化机制
信道是连接TX与RX的物理媒介，包括PCB走线、过孔、连接器、背板、线缆等。信道的频率响应决定了信号到达接收端时的质量。信道的主要劣化机制包括：插入损耗（由趋肤效应和介质损耗引起，随频率升高而增大）、回波损耗（由阻抗不连续导致）、串扰（邻近信号线的耦合，包括近端NEXT和远端FEXT）以及码间干扰（ISI）（由信道带宽不足导致符号间能量扩散）。
在工程实践中，信道特性通常通过S参数描述。设计者需要关注SDD21（差分插入损耗）和SDD11（差分回波损耗）。一个典型的判断标准是：当信道插损在奈奎斯特频率处超过-20dB时，仅靠接收端均衡往往难以满足BER要求，此时必须考虑发送端FFE或更高级的接收端DFE（判决反馈均衡）。
| 信道劣化因素 | 物理根源 | 对信号的影响 | 典型缓解手段 |
|---|---|---|---|
| 趋肤效应损耗 | 高频电流集中在导体表面 | 高频幅度衰减，眼图变窄 | TX预加重、RX CTLE |
| 介质损耗 | PCB板材的耗散因子（Df） | 高频相位失真，抖动增大 | 选用低Df材料（如Megtron6） |
| 阻抗不连续 | 过孔、连接器、走线宽度变化 | 反射，回波损耗恶化 | 优化过孔反焊盘、阻抗匹配 |
| 串扰 | 相邻走线电磁耦合 | 噪声叠加，抖动增加 | 增大线间距、加屏蔽地线 |
2.3 接收端（RX）前端与均衡器（EQ）架构
接收端前端的首要任务是将到达的微弱且严重畸变的信号进行放大和补偿。典型架构依次为：TIA（跨阻放大器）或VGA（可变增益放大器）→ CTLE（连续时间线性均衡器）→ DFE（判决反馈均衡器）→ 采样器。CTLE提供高频增益提升，以补偿信道插损；DFE则利用先前判决的符号来消除后标（post-cursor）ISI，而不放大噪声。
均衡器的设计需要遵循“链路预算分配”原则。首先，通过信道S参数计算得到眼图张开度（Eye Opening）和ISI幅度。然后，确定CTLE的直流增益、峰值增益和峰值频率；DFE的抽头数量（通常为1~5个）和系数则根据信道脉冲响应确定。判断均衡效果的关键指标是均衡后眼图的垂直张开度和水平张开度（即眼宽）。
2.4 时钟恢复（CDR）环路架构与信号流协同
CDR是整个SerDes接收端的“心脏”。其功能是从接收到的数据流中提取时钟信号，并用该时钟对数据进行最佳采样。CDR架构主要分为两类：基于PLL的CDR和基于相位插值器（PI）的CDR。前者利用VCO（压控振荡器）直接产生时钟，后者则通过PI在参考时钟相位基础上进行精细插值。
CDR环路的基本信号流为：采样器输出的数据与边沿信息送入鉴相器（PD，如Alexander型鉴相器），鉴相器输出相位误差信号，经环路滤波器（LF，通常为二阶）滤波后控制VCO或PI的相位，形成负反馈闭环。环路带宽（Loop Bandwidth）是核心参数：带宽越宽，跟踪输入抖动越快，但对高频抖动抑制能力越差；带宽越窄，抖动滤除效果越好，但跟踪能力下降，且锁定时间变长。
在系统层面，CDR与均衡器存在紧密的协同关系。DFE的判决结果直接影响CDR的采样相位；而CDR的采样相位又决定了DFE的误差计算。因此，现代SerDes通常采用联合自适应方案：CDR先锁定大致相位，然后均衡器自适应算法（如LMS）基于CDR恢复的时钟进行系数更新，两者迭代收敛。
2.5 案例拆解：25Gbps背板链路调试实战
某数据中心交换机项目，使用25Gbps NRZ信号通过30英寸背板走线连接两块线卡。初始调试时，接收端眼图完全闭合，BER高达1e-6，无法满足1e-15的指标。
关键参数与现象：信道SDD21在12.5GHz（奈奎斯特频率）处为-18dB。TX输出摆幅为800mVppd，预加重深度设为3dB。RX端CTLE峰值增益设为6dB，DFE为2个抽头。示波器观察RX输入端眼图完全闭合，无任何张开。
分析判断过程：首先，检查TX预加重是否生效。通过回环测试（Loopback）确认TX输出眼图正常。其次，测量信道S参数，确认插损曲线与设计一致。然后，逐步调整RX均衡参数：先将CTLE峰值增益提升至10dB，观察眼图出现微小张开；再增加DFE抽头至4个，并开启自适应算法。经过约2万UI（Unit Interval）的收敛时间后，眼图张开度达到45mV（垂直）和0.35UI（水平）。
实际操作步骤与结果：
- 将CTLE峰值频率设置为8GHz（接近奈奎斯特频率的70%），峰值增益设为9dB。
- DFE抽头数设为4，初始系数全部置零，开启LMS自适应。
- CDR环路带宽设为2MHz（约为波特率的0.008%），锁定模式设为“数据+边沿”模式。
- 观察自适应收敛过程，约50ms后BER降至1e-12，继续运行10分钟后稳定在1e-15以下。
风险与代价：CTLE增益过高导致低频噪声被压缩，但高频噪声被放大，最终通过DFE分担了部分均衡压力。代价是DFE功耗增加了约15%，且对温度漂移敏感，需要定期重训练。
复盘经验：对于高插损信道，均衡策略应遵循“CTLE补偿主要插损，DFE消除残余ISI”的原则。CDR带宽不宜过大，否则会将均衡器自适应过程中的噪声引入时钟路径。此外，建议在量产固件中加入后台自适应监测，当BER劣化时自动触发重训练。
2.6 常见误区与设计复盘
- 误区一：认为TX预加重越强越好。实际上，过强的预加重会放大高频串扰，且增加EMI辐射。正确做法是根据信道插损的斜率来设置预加重深度。
- 误区二：将CDR环路带宽与PLL带宽混淆。CDR带宽决定抖动跟踪与滤除的折中，而PLL带宽决定参考时钟的抖动滤除。两者应独立设计。
- 误区三：忽略均衡器与CDR的收敛顺序。若CDR先锁定而均衡器未收敛，可能导致CDR锁定在错误的相位上，形成“亚稳态锁定”。
- 误区四：在链路调试时只关注眼图，不关注BER浴盆曲线（Bathtub Curve）。眼图张开度良好并不代表BER一定达标，还需检查时序余量。