3、电源噪声基础：电源分配网络（PDN）、电源纹波、地弹、SSN（同步开关噪声）等概念
高速SerDes接口的抖动与灵敏度性能，最终都会受到芯片供电质量的直接制约。要理解电源噪声如何渗透进发送器（TX）的时钟路径和接收器（RX）的采样判决电路，首先必须建立一套完整的电源噪声基础概念体系。本章从电源分配网络（PDN）的阻抗特性出发，系统梳理电源纹波、地弹、同步开关噪声（SSN）的产生机理与耦合路径，为后续章节中建立电源噪声到抖动/灵敏度的量化模型奠定物理基础。
3.1 电源分配网络（PDN）的核心原理与目标阻抗
电源分配网络（Power Distribution Network, PDN）是连接电压调节模块（VRM）与芯片内部晶体管供电端口的完整电气通路。在高速SerDes系统中，PDN不仅仅是"供电"这么简单——它实际上构成了一个复杂的RLC谐振网络，其频域阻抗特性直接决定了电源噪声在芯片端的幅值。PDN的物理层级包括：板级VRM输出电容、PCB电源/地平面、过孔、封装基板走线、键合线或C4凸点、片上电源网格以及片上/片外去耦电容。每一级都贡献了串联电感、并联电容和寄生电阻，这些寄生参数在特定频率下会产生并联谐振峰或串联谐振谷，导致PDN阻抗随频率剧烈波动。
PDN设计的核心指标是目标阻抗（Target Impedance），其定义为：
Z_target = (VDD × Ripple_percent) / I_transient其中VDD为供电电压，Ripple_percent为允许的电压波动百分比（通常为3%~5%），I_transient为芯片瞬态电流变化量。例如，对于0.9V供电、允许5%纹波（45mV）、瞬态电流变化2A的SerDes收发器，目标阻抗为22.5mΩ。这意味着从芯片焊盘向电源方向看进去，在整个工作频带内（通常从DC到10倍数据速率）PDN阻抗都必须低于22.5mΩ。实际工程中，PDN阻抗曲线在低频段由VRM和体电容决定，中频段由板级去耦电容决定，高频段则由封装电容和片上电容决定，每个频段的阻抗控制手段各不相同。
3.2 电源纹波：低频周期扰动及其对SerDes的影响
电源纹波（Power Supply Ripple）是指电源电压中周期性、可预测的波动成分。在SerDes系统中，纹波主要来源于两个途径：一是板级DC-DC开关电源的开关频率纹波（典型300kHz~2MHz）及其谐波；二是负载电流周期性变化通过PDN阻抗产生的电压降波动。纹波的特点是频率固定、幅值相对稳定，与数据码型的相关性较弱，因此它主要引起发送器输出时钟/数据的低频周期抖动（Periodic Jitter, PJ）和接收器灵敏度的缓慢漂移。
纹波对发送器的影响机制是：电源电压波动直接调制了TX输出级的驱动电流和摆率，同时通过共享的电源轨耦合到锁相环（PLL）的VCO控制端，引起VCO频率的周期性偏移。对于接收器，纹波会改变灵敏放大器的偏置点，导致判决阈值周期性变化，在眼图上表现为垂直方向的"呼吸"效应。量化评估时，通常用电源调制比（Power Supply Modulation Ratio, PSMR）来描述——即电源电压变化1mV时，输出相位或幅度变化的量。例如，某SerDes TX的PSMR为0.5ps/mV，若电源纹波峰峰值为30mV，则产生的周期抖动约为15ps，这对UI仅为35.7ps（28Gbps NRZ）的系统来说是不可接受的。
| 纹波来源 | 频率范围 | 典型幅值 | 对SerDes的主要影响 | 抑制手段 |
|---|---|---|---|---|
| DC-DC开关纹波 | 300kHz ~ 2MHz | 10~50mVpp | PJ（低频）、VCO牵引 | LDO后级稳压、增大输出电容 |
| 负载瞬态响应 | 1kHz ~ 100kHz | 20~80mVpp | 灵敏度漂移、眼高变化 | 增加体电容、提高VRM带宽 |
| 数据码型相关纹波 | 与码率相关 | 5~20mVpp | DDJ、PWD（脉宽失真） | 片上去耦、电源/地引脚优化 |
3.3 地弹（Ground Bounce）与同步开关噪声（SSN）
地弹（Ground Bounce）是指芯片内部或封装/PCB参考地电位因瞬态电流流过寄生电感而产生的局部电压波动。其本质是：当大量输出缓冲器同时从高电平切换到低电平时，放电电流路径上的寄生电感（键合线电感、C4凸点电感、封装引线电感）两端产生感应电动势，导致芯片内部地电位相对于板级系统地出现瞬时抬升。地弹的幅度可由公式 Vbounce = Ltotal × (di/dt) 估算，其中Ltotal是地路径总电感，di/dt是电流变化率。对于32位并行总线同时翻转的场景，地弹幅度可达数百毫伏，足以破坏接收端的逻辑判决。
同步开关噪声（Simultaneous Switching Noise, SSN）是地弹在宽泛意义上的延伸——它指的是多个输出驱动器或内部逻辑门同时开关时，通过电源/地路径寄生电感产生的噪声总称。SSN既包含地弹（地路径噪声），也包含电源弹（VDD路径噪声）。在SerDes系统中，SSN的特殊性在于：它与发送数据的码型强相关。例如，当发送8位并行数据从0xFF切换到0x00时，所有驱动器同时翻转，产生最大的di/dt冲击；而数据保持不变的码型则不产生SSN。这种码型相关性使得SSN成为数据相关抖动（DDJ）和脉宽失真（PWD）的主要来源之一。
3.4 案例拆解：某28Gbps SerDes发送器电源噪声导致抖动超标
背景与约束：某通信设备厂商在开发400G光模块时，使用28nm CMOS工艺的28Gbps SerDes芯片。系统级测试发现，发送器总抖动（TJ）达到12ps，超过IEEE 802.3bm规范要求的9ps限值。该模块使用板级DC-DC（1.8V→0.9V）为SerDes模拟域供电，DC-DC开关频率为1MHz。
初始现象与关键数据：通过高带宽示波器（70GHz）测量TX输出眼图，观察到明显的垂直方向"呼吸"效应和水平方向周期抖动。使用频谱分析仪对电源引脚进行近场探测，发现0.9V电源轨上存在28mVpp的1MHz纹波，以及约8mVpp的15MHz高频噪声（疑似数字逻辑SSN耦合）。进一步使用实时示波器采集10M个UI的数据，通过抖动分解软件得到：RJ=1.2ps，PJ@1MHz=4.5ps，DDJ=3.8ps，其他PJ=2.5ps。
分析判断过程：PJ@1MHz与DC-DC开关频率完全吻合，且幅值与电源纹波28mVpp直接相关——根据芯片手册PSMR=0.16ps/mV，理论计算PJ=28×0.16=4.48ps，与实测4.5ps高度一致。DDJ=3.8ps则与SSN相关，通过对比不同数据码型（PRBS31 vs 8B/10B）下的抖动差异，确认DDJ来源于并行数据总线翻转引起的电源/地弹。
实际操作步骤：① 在DC-DC输出端增加一级LDO（超低压差，PSRR>60dB@1MHz），将纹波从28mVpp降至3mVpp；② 在SerDes芯片电源引脚附近增加4颗0201封装100nF高频去耦电容，降低15MHz频段PDN阻抗；③ 调整PCB布局，将数字IO返回路径与模拟电源平面间距从0.5mm扩大到2mm，减少磁场耦合；④ 在固件中调整TX输出摆率寄存器，降低di/dt（代价是略微增加上升时间）。
结果对比与复盘：实施上述措施后，电源纹波降至2.5mVpp，PJ@1MHz从4.5ps降至0.4ps，DDJ从3.8ps降至1.2ps，总抖动从12ps降至6.8ps，满足规范要求。复盘经验：① 电源噪声对SerDes抖动的影响是"多源叠加"的，必须逐一分解；② PSMR是评估电源敏感度的关键参数，选型时必须确认；③ 单纯增加去耦电容不能解决低频纹波问题，需要LDO或改进VRM设计；④ 数字与模拟的电源隔离不能只靠芯片引脚，PCB布局同样关键。
3.5 常见误区与设计复盘
误区一：认为PDN阻抗越低越好。实际上，过低的PDN阻抗可能导致谐振频率偏移，反而在特定频段出现阻抗尖峰。PDN设计的目标是"在整个关注频带内平坦且低于目标阻抗"，而非盲目追求极低阻抗。此外，过量的去耦电容会增加成本和面积，且可能引入反谐振问题。
误区二：将电源纹波与SSN混为一谈。纹波是周期性、可预测的，与数据无关；SSN是码型相关的瞬态噪声。两者的抑制手段完全不同——纹波靠LDO/滤波，SSN靠降低寄生电感和隔离。在抖动分解时，必须将两者区分开，否则无法精准定位问题。
误区三：忽略封装和PCB的寄生电感。很多工程师只关注去耦电容的容量，却忽视了电容安装过孔的电感、平面间的层叠距离等寄生参数。一个100nF电容如果安装过孔电感为1nH，其自谐振频率仅约16MHz，对GHz频段的噪声几乎没有去耦效果。高频去耦必须使用小封装（0201/01005）、多过孔并联、紧邻芯片引脚放置。
误区四：认为地弹只影响数字电路。在SerDes接收器中，地弹会直接改变差分放大器的共模参考点，导致灵敏度下降。特别是当RX的灵敏放大器与数字逻辑共享地路径时，数字翻转产生的地弹会在RX输出端引入共模噪声，严重时直接导致误码。设计时应确保RX模拟地独立引出，并在封装层面与数字地单点连接。