2、SerDes基础：高速串行链路架构、发送器与接收器功能、关键性能指标

在深入探讨电源噪声对SerDes性能影响之前，必须先建立对SerDes系统本身清晰且完整的认知。SerDes（Serializer/Deserializer，串行器/解串器）是高速数据通信的物理层核心，它将宽位并行数据转换为高速串行比特流进行传输，并在接收端恢复为并行数据。本章将系统拆解高速串行链路的整体架构、发送器（TX）与接收器（RX）的核心功能模块，以及衡量链路质量的关键性能指标（KPI）。理解这些基础是后续章节中建立电源噪声与抖动、灵敏度之间定量关系的先决条件。

2.1 高速串行链路整体架构

核心原理：从并行到串行的范式转换

传统并行总线（如早期的PCI、DDR并行接口）通过同时传输多比特数据来提高吞吐量，但面临时钟偏斜（Clock Skew）、串扰（Crosstalk）和PCB布线资源紧张等瓶颈。SerDes技术将并行数据在发送端串行化为单一差分对（或少量通道）上的高速比特流，在接收端再恢复为并行数据。这一架构的核心优势在于：消除了并行数据线之间的时间偏斜问题，因为数据与时钟被编码在同一串行流中（如8b/10b、64b/66b编码），接收端通过CDR（时钟数据恢复）从数据边沿提取时钟，从而避免了独立时钟线带来的时序收敛难题。

一个完整的SerDes链路包含四个基本组成部分：发送器（TX）、传输通道（Channel）、接收器（RX）以及参考时钟/电源分配网络。发送器负责将并行数据转换为串行比特流，并施加预加重或去加重以补偿通道损耗；传输通道是物理介质，包括PCB走线、过孔、连接器、电缆等，其频率响应特性决定了信号衰减和失真程度；接收器则负责对衰减后的信号进行均衡、时钟恢复和数据判决。值得注意的是，电源分配网络（PDN）虽然不直接传输数据，但其阻抗特性和噪声水平会通过TX和RX内部的模拟电路（如驱动器、VCO、LNA）耦合到信号路径中，这正是本课程后续章节要深入探讨的核心问题。

架构分层与信号流向

从协议栈角度看，SerDes通常位于物理层（PHY），向上对接数据链路层（MAC）。在物理层内部，又可细分为PMA（物理介质附加子层）和PCS（物理编码子层）。PMA负责纯粹的模拟信号处理——串行化、驱动、均衡、时钟恢复；PCS负责数字逻辑——编码/解码、加扰/解扰、对齐标记插入。这种分层设计使得SerDes可以灵活适配不同的上层协议（PCIe、Ethernet、USB、JESD204B等）。

信号在链路中的流向遵循严格的单向或双向时序：TX从PCS接收并行数据（如32位@100MHz），通过FIFO缓冲消除跨时钟域亚稳态，然后经PISO（并行输入串行输出）寄存器以高速时钟（如10GHz）逐位移出，最后通过驱动器输出到差分对。在接收端，RX首先通过输入缓冲器接收微弱信号，经过CTLE（连续时间线性均衡）放大高频分量，再经DFE（判决反馈均衡）消除码间干扰（ISI），CDR从均衡后的信号中恢复出时钟和数据，最终通过SIPO（串行输入并行输出）寄存器还原为并行数据。

案例拆解：PCIe 5.0 链路架构实例

以PCIe 5.0为例，其单通道速率为32GT/s（Giga-Transfer per second），采用128b/130b编码，有效数据带宽约31.5Gbps。发送器内部采用三抽头预加重（Pre-emphasis）结构，通过调整主抽头与前后抽头的权重来补偿通道的低通特性。接收器则采用连续时间线性均衡（CTLE）+ 2抽头判决反馈均衡（DFE）的组合方案。在实际的服务器主板上，PCIe 5.0链路从CPU的PHY出发，经过CPU封装、主板走线（约10-15cm）、连接器、PCIe插槽，最终到达GPU或SSD控制器的PHY。整个链路的插入损耗预算在32GHz频率下通常要求小于-20dB，这意味着接收端信号幅度可能衰减至发送端的10%以下。此时，接收器的均衡能力和时钟恢复精度成为决定链路能否稳定工作的关键，而电源噪声会直接劣化CDR的抖动容限和DFE的判决精度，导致误码率上升。

2.2 发送器（TX）功能详解

核心原理：从并行数据到高速串行比特流

发送器的核心任务是将并行数据转换为满足特定电气规范的串行信号。其内部结构主要包括：FIFO缓冲器、PISO移位寄存器、时钟分频器/倍频器、预加重/去加重滤波器、输出驱动器。FIFO用于缓冲来自PCS层的并行数据，解决跨时钟域问题；PISO在高速时钟驱动下逐位输出数据；预加重电路在发送端对高频分量进行额外放大，以对抗通道的低通滤波效应；输出驱动器则提供足够的驱动电流和正确的输出阻抗（通常为100Ω差分阻抗）以匹配传输线。

从电源噪声影响的角度看，输出驱动器的电源（AVDD_TX）直接决定了输出信号的摆幅和共模电平。如果AVDD_TX上存在纹波或瞬态跌落，会直接调制输出信号的幅度和相位，产生幅度噪声（AM噪声）和相位噪声（PM噪声，即抖动）。例如，一个10mV的电源纹波在50Ω负载上可能产生约0.2mV的输出幅度变化，虽然看似微小，但在高速率下（如32GT/s），一个UI（单位间隔）仅31.25ps，任何微小的相位扰动都可能被接收端的CDR捕捉并转化为抖动。

判断方法：TX输出信号质量评估

评估TX性能的核心指标包括：输出眼图（Eye Diagram）、抖动（Jitter）、摆幅（Swing）、共模电压（Vcm）。眼图通过示波器对大量UI进行叠加显示，直观反映信号质量。眼图高度（Eye Height）代表电压裕量，眼图宽度（Eye Width）代表时间裕量。抖动分为随机抖动（RJ，服从高斯分布）和确定性抖动（DJ，包括数据相关抖动DDJ、占空比失真DCD等）。测量TX抖动时，通常使用时钟恢复模块（CDR）作为触发源，以模拟接收端的实际工作条件。

在电源噪声影响评估中，一个实用的方法是电源注入法（Power Supply Injection）：在TX的AVDD_TX引脚上注入已知幅度和频率的正弦波噪声（如10mVpp@100kHz），然后测量输出信号的抖动变化。通过扫描噪声频率，可以绘制出电源抑制比（PSRR）曲线，该曲线反映了TX对电源噪声的敏感度。通常，PSRR在低频段（<1MHz）较好，但在高频段（>10MHz）会恶化，因为去耦电容的阻抗随频率升高而增大。

// TX电源噪声注入测试流程示例
1. 设置信号发生器：正弦波，频率=100kHz，幅度=20mVpp
2. 通过偏置Tee将噪声注入TX的AVDD_TX引脚
3. 使用示波器（带宽≥20GHz）测量TX输出差分信号
4. 使用示波器内置的CDR功能恢复时钟，测量TIE（时间间隔误差）
5. 记录抖动峰峰值（Jitter_pk-pk）和RMS值
6. 扫描频率：100kHz → 1MHz → 10MHz → 100MHz → 1GHz
7. 绘制频率-抖动曲线，识别敏感频段

案例拆解：25Gbps NRZ发送器电源噪声实测

某款25Gbps SerDes发送器在测试中发现，当AVDD_TX电源纹波为15mVpp@5MHz时，输出抖动从基线值2.1ps增加到3.8ps（峰峰值），增加了约80%。进一步分析发现，5MHz频段的纹波恰好落在PLL环路带宽（约4MHz）附近，导致PLL的相位噪声被放大。解决措施包括：在AVDD_TX引脚增加一个4.7uF的陶瓷电容以降低5MHz频段的电源阻抗，同时调整PLL环路滤波器参数，将环路带宽降低到2MHz以下。优化后，相同纹波条件下的抖动增量降低至0.4ps。这个案例说明，电源噪声的影响不仅取决于噪声幅度，还取决于噪声频率与电路内部关键带宽（如PLL环路带宽、CDR带宽）的相对位置。

2.3 接收器（RX）功能详解

核心原理：从衰减信号中恢复数据

接收器面临的核心挑战是：经过通道衰减和失真后，到达RX输入端的信号幅度可能只有原始值的10%~30%，且伴随严重的码间干扰（ISI）。RX的功能链路由输入缓冲器、CTLE、DFE、CDR、SIPO组成。输入缓冲器提供高输入阻抗和静电保护；CTLE是一个模拟高通滤波器，用于放大高频分量以补偿通道损耗；DFE是一个非线性均衡器，通过反馈已判决的比特来消除后续比特的ISI；CDR从数据边沿提取时钟，并产生最佳采样相位；SIPO将串行数据转换为并行数据。

从电源噪声影响的角度看，RX的电源噪声主要通过两条路径影响灵敏度：一是直接耦合到输入信号路径，降低信噪比（SNR）；二是通过VCO（压控振荡器）的电源敏感度引入时钟抖动，导致采样时刻偏移。对于前者，CTLE和DFE的模拟前端（AFE）对电源噪声尤为敏感，因为它们的增益级通常采用单端或差分放大器结构，电源抑制比（PSRR）有限。对于后者，CDR中的VCO是典型的电源敏感器件，其振荡频率会随电源电压变化而变化，产生电源引起的频率调制（FM），进而转化为相位抖动。

判断方法：接收器灵敏度与抖动容限测试

接收器灵敏度定义为在满足目标误码率（如BER<1e-12）条件下，接收端允许的最小输入信号幅度。测试方法通常采用误码率扫描（BER Scan）：使用误码仪（BERT）发送已知码型，通过可调衰减器逐步降低输入信号幅度，记录BER随幅度的变化曲线。灵敏度阈值通常取BER=1e-12对应的输入幅度。抖动容限（Jitter Tolerance）测试则是在输入信号上叠加已知幅度的正弦抖动，测量RX在保持目标BER下能容忍的最大抖动幅度。

在电源噪声影响评估中，需要特别关注RX的电源噪声灵敏度（Power Supply Sensitivity）。测试方法为：在RX的AVDD_RX引脚注入正弦波噪声，同时保持输入信号幅度在灵敏度阈值附近（如灵敏度+1dB），观察BER是否恶化。如果BER显著上升，说明电源噪声降低了RX的有效灵敏度。量化指标可以用灵敏度劣化量（Sensitivity Degradation）表示，单位为dB。

案例拆解：56Gbps PAM4接收器电源噪声问题定位

某56Gbps PAM4 SerDes接收器在系统测试中报告误码率超标（BER=1e-6，目标<1e-5）。初步排查发现，输入信号幅度正常（约200mVpp），通道损耗在预算范围内。进一步使用频谱分析仪测量AVDD_RX电源，发现存在一个12MHz、30mVpp的纹波，该纹波来自板载DC-DC转换器的开关频率。由于12MHz恰好落在CDR环路带宽（约10MHz）附近，VCO的电源敏感度导致时钟抖动显著增加。解决措施：在DC-DC输出与AVDD_RX之间增加一个LC滤波器（截止频率约2MHz），同时将RX的CDR环路带宽调整至5MHz以下。优化后，BER降至1e-12以下，且抖动容限恢复了约20%。

2.4 关键性能指标（KPI）体系

核心原理：从时域和频域全面衡量链路质量

SerDes链路的性能评估需要一套完整的KPI体系，涵盖发送器、接收器、通道以及整体链路。这些指标相互关联，共同决定了系统的误码率（BER）和可靠性。从时域看，核心指标包括眼图参数（高度、宽度、交叉点）、抖动（RJ、DJ、TIE）、上升/下降时间；从频域看，包括插入损耗（IL）、回波损耗（RL）、串扰（XTalk）；从系统级看，包括误码率（BER）、灵敏度、抖动容限、电源噪声抑制比（PSRR）。

特别需要强调的是，电源噪声对KPI的影响具有“乘数效应”：电源噪声首先转化为TX的抖动和RX的灵敏度劣化，进而导致眼图闭合和BER上升。因此，在系统设计中，必须将电源噪声预算纳入整体链路预算中。例如，一个典型的PCIe 5.0链路预算中，总抖动预算为0.6UI（约18.75ps），其中TX抖动分配0.3UI，通道ISI分配0.2UI，RX抖动容限分配0.1UI。如果电源噪声导致TX抖动增加0.1UI，则总预算将超出，导致链路无法满足BER要求。

判断方法：KPI测量与预算分配

KPI测量需要遵循标准化的测试方法。对于TX，使用高速示波器（带宽≥4倍信号速率）测量眼图和抖动；对于RX，使用BERT和可调衰减器进行灵敏度测试；对于通道，使用矢量网络分析仪（VNA）测量S参数。在预算分配时，需要综合考虑各部分的统计特性：随机抖动（RJ）按RMS值叠加（平方和开根号），确定性抖动（DJ）按峰值直接叠加。电源噪声引起的抖动通常表现为确定性抖动（如果是周期性纹波）或随机抖动（如果是宽带噪声），需要根据具体噪声特性进行归类。

// 链路抖动预算计算示例（PCIe 5.0, 32GT/s, 1UI=31.25ps）
总抖动预算 = 0.6UI = 18.75ps (pk-pk)
TX RJ (RMS) = 0.5ps → TX RJ (pk-pk) = 0.5ps × 14.1 = 7.05ps (假设BER=1e-12)
TX DJ = 2.0ps
通道ISI = 3.0ps
RX CDR抖动 = 1.5ps
电源噪声贡献 = 2.0ps (目标)
总DJ = 2.0 + 3.0 + 1.5 + 2.0 = 8.5ps
总RJ (pk-pk) = 7.05ps
总抖动 = 8.5 + 7.05 = 15.55ps < 18.75ps ✓

案例拆解：电源噪声预算分配实战

在一个25Gbps以太网SerDes设计中，系统工程师制定了如下电源噪声预算：AVDD_TX允许最大纹波10mVpp，AVDD_RX允许最大纹波5mVpp，PLL电源允许最大纹波3mVpp。通过仿真和实测发现，当AVDD_TX纹波为10mVpp@1MHz时，TX抖动增加0.8ps；当AVDD_RX纹波为5mVpp@1MHz时，RX灵敏度劣化1.5dB。为了满足整体BER<1e-12的要求，最终通过优化PDN设计（增加去耦电容、调整LDO布局）将AVDD_TX纹波控制在7mVpp以内，AVDD_RX纹波控制在3mVpp以内，从而保证了链路裕量。

2.5 常见误区与设计复盘

误区一：忽视电源噪声与信号完整性的耦合

许多工程师将电源完整性（PI）和信号完整性（SI）分开设计，认为只要各自满足规范即可。然而，在高速SerDes系统中，电源噪声会通过多种机制耦合到信号路径：一是通过驱动器的电源调制直接改变输出波形；二是通过衬底耦合（Substrate Coupling）影响模拟电路；三是通过电源网络的电磁辐射耦合到相邻走线。因此，必须将PI和SI作为统一系统进行协同设计。

误区二：过度依赖去耦电容而忽视PDN谐振

增加去耦电容是抑制电源噪声的常用手段，但电容与PCB电源层/地层之间的寄生电感会形成LC谐振电路。如果谐振频率落在关键频段（如CDR带宽附近），反而会放大噪声。正确的做法是：使用阻抗分析仪测量PDN的Z11曲线，识别谐振峰，并通过调整电容容值、封装尺寸和放置位置来优化阻抗曲线。

误区三：只关注TX抖动而忽略RX灵敏度

在链路调试中，工程师往往首先关注TX的眼图和抖动，而忽略RX的灵敏度劣化。实际上，电源噪声对RX灵敏度的影响往往更为隐蔽且严重，因为RX处理的信号幅度小，且内部电路（如VCO、CTLE）对电源扰动高度敏感。建议在系统调试时，同时监测TX抖动和RX的BER，并分别对TX和RX电源域进行噪声注入测试，以定位瓶颈。

设计复盘清单

• 电源域划分：TX、RX、PLL、数字逻辑是否使用独立电源域？模拟与数字电源是否充分隔离？
• 去耦策略：每个电源引脚是否放置了100nF+4.7uF的组合电容？电容是否靠近引脚放置？
• PDN阻抗验证：是否测量了关键频段的PDN阻抗？是否低于目标值（通常<1Ω）？
• 电源噪声注入测试：是否对TX和RX分别进行了电源噪声注入测试？是否识别了敏感频段？
• 链路预算复核：电源噪声引起的抖动和灵敏度劣化是否已纳入链路预算？是否留有足够裕量？
• 跨域协同：PI工程师和SI工程师是否进行了联合仿真和调试？是否共享了仿真模型和测试数据？