4、CDR架构分类：基于锁相环(PLL)的CDR、基于延迟锁定环(DLL)的CDR、全数字CDR与混合CDR的对比

高速SerDes接收端的时钟数据恢复（CDR）电路，其本质任务是从接收到的数据流中提取出与发送端同步的时钟信号，并利用该时钟对数据进行最佳采样。根据实现方式的不同，CDR架构主要分为基于锁相环（PLL）的模拟CDR、基于延迟锁定环（DLL）的CDR、全数字CDR（AD-CDR）以及混合CDR（Hybrid-CDR）四大类。这四种架构在环路特性、抖动容忍度、功耗、面积以及工艺可移植性上存在显著差异，理解其本质区别是进行SerDes物理层设计选型的基础。

4.1 基于锁相环（PLL）的CDR架构

核心原理

PLL型CDR是最经典的模拟CDR实现方式。其核心思想是利用一个压控振荡器（VCO）产生本地时钟，通过鉴相器（PD）比较输入数据边沿与本地时钟边沿的相位差，产生误差信号。该误差信号经过电荷泵（Charge Pump）和环路滤波器（Loop Filter）转换为控制电压，调节VCO的频率和相位，最终使本地时钟与输入数据在频率和相位上达到锁定。在锁定状态下，VCO输出时钟的上升沿对准数据眼图的中心，实现最佳采样。

PLL型CDR的关键优势在于其环路带宽内的相位噪声抑制能力。由于VCO具有积分特性，环路对低频抖动具有很高的增益，能够有效跟踪输入数据的低频相位变化；同时，环路滤波器对高频噪声进行低通滤波，使得VCO输出的高频抖动被显著抑制。这使得PLL型CDR在高速率（如25Gbps以上）应用中具有优异的抖动性能。

判断方法与设计要点

• 环路带宽选择：环路带宽通常设置为数据速率的1/1000至1/5000。带宽过宽会导致高频噪声泄漏，过窄则无法跟踪低频抖动，造成误码率上升。
• 电荷泵电流匹配：电荷泵的充放电电流失配会导致参考杂散（Reference Spur）增大，影响抖动性能。设计时需保证充放电电流失配小于1%。
• VCO增益（Kvco）设计：Kvco过大会增加噪声敏感度，过小则无法覆盖工艺角变化。典型设计中Kvco控制在100MHz/V至1GHz/V之间。
• 锁定检测与辅助捕获：由于PLL是窄带系统，频率捕获范围有限，需要设计频率检测器（FD）辅助锁定，或采用预置电压方式加速锁定。

案例拆解：16Gbps PCIe Gen4接收端CDR设计

某FPGA厂商在16Gbps PCIe Gen4 PHY中采用了PLL型CDR架构。设计约束为：BER < 1e-12，功耗预算 < 50mW，芯片面积 < 0.1mm²。初始设计采用环形VCO，Kvco=500MHz/V，环路带宽=5MHz。实测发现，在高温（85°C）和慢工艺角下，VCO增益下降导致环路带宽缩窄至3MHz，低频抖动跟踪能力不足，BER劣化至1e-9。

分析过程：通过频谱分析仪测量VCO控制电压，发现低频段（<1MHz）存在明显的抖动分量未被抑制。进一步检查发现，电荷泵在低电压摆幅下（<0.3V）充放电电流失配达到5%，导致环路增益下降。

解决方案：
1. 将电荷泵工作点调整至0.5V-1.2V区间，确保充放电电流失配<1%；
2. 增加一个可编程环路带宽控制位，根据工艺角自动调整电荷泵电流；
3. 在VCO输出端增加一级缓冲器，隔离负载变化对VCO频率的影响。

结果对比：优化后，在慢工艺角下环路带宽恢复至4.8MHz，BER改善至2e-13，满足PCIe Gen4规范要求。代价是功耗增加了8%，面积增加了5%。

常见误区与总结

4.2 基于延迟锁定环（DLL）的CDR架构

核心原理

DLL型CDR与PLL型CDR的核心区别在于：DLL使用电压控制延迟线（VCDL）替代VCO，不产生新的频率，而是对输入参考时钟进行相位延迟调整。在CDR应用中，DLL通常接收一个本地参考时钟（与数据速率相同或成整数倍关系），通过延迟链将参考时钟的相位调整至与输入数据对齐。由于DLL是一阶系统（只有一个积分环节），其环路稳定性天然优于PLL，不存在稳定性补偿问题。

DLL型CDR的最大优势在于其无累积相位噪声的特性。由于延迟链不产生振荡，其输出相位噪声主要由延迟单元的噪声决定，不会像VCO那样随时间累积。这使得DLL型CDR在短距离、低抖动要求的应用中（如芯片间互连、存储器接口）表现出色。

判断方法与设计要点

• 延迟链范围：VCDL必须覆盖至少一个UI（Unit Interval）的延迟范围，通常设计为1.2-1.5个UI以确保工艺角覆盖。
• 相位检测器选择：DLL型CDR通常使用线性鉴相器或Bang-Bang鉴相器。线性鉴相器提供更好的线性度，但需要额外的电荷泵；Bang-Bang鉴相器结构简单，但存在量化噪声。
• 频率捕获限制：DLL本身不具备频率捕获能力，必须依赖外部参考时钟。若输入数据频率与参考时钟频率偏差超过延迟链的调节范围，CDR将无法锁定。
• 延迟单元噪声：延迟单元的电源噪声敏感度直接影响输出抖动，需采用差分延迟单元并做好电源隔离。

案例拆解：DDR5接收端DLL型CDR应用

在DDR5内存接口中，接收端数据采样时钟通常采用DLL型CDR。DDR5的数据速率达到4800-6400Mbps，但每个通道的数据信号与DQS（数据选通信号）是同步传输的，接收端只需将DQS的相位调整至数据眼图中心即可。由于DQS与数据同源，不存在频率偏差问题，DLL型CDR成为理想选择。

设计约束：DQS频率=2.4GHz，延迟链需覆盖0-416ps（1个UI），功耗<10mW。初始设计采用32级差分延迟单元，每级延迟13ps。实测发现，在电压波动±5%时，延迟链总延迟变化达到±20ps，导致采样点偏移，BER劣化。

解决方案：
1. 增加延迟锁定环路的环路增益，使延迟链对电源电压变化的敏感度降低；
2. 采用电源电压前馈补偿电路，根据VDD变化实时调整延迟单元偏置电流；
3. 增加校准模式，在初始化阶段自动校准延迟链的满量程范围。

结果：优化后，在电压波动±5%条件下，采样点偏移控制在±5ps以内，BER从1e-8改善至1e-14。

常见误区与总结

4.3 全数字CDR（AD-CDR）架构

核心原理

全数字CDR将所有环路组件数字化：使用数字鉴相器（通常为Bang-Bang鉴相器或过采样鉴相器）量化相位误差，使用数字环路滤波器（DLF）进行滤波和积分，使用数控振荡器（DCO）或数字-时间转换器（DTC）产生输出时钟。全数字CDR的核心优势在于其工艺可移植性和可配置性——数字逻辑可以随工艺节点自动缩放，无需重新设计模拟电路。

全数字CDR的典型结构包括：
1. 数字鉴相器：Bang-Bang鉴相器（BBPD）输出超前/滞后二进制信号，或采用多比特TDC（时间-数字转换器）提供更精细的相位量化；
2. 数字环路滤波器：通常采用比例-积分（PI）控制器，通过数字乘法器和累加器实现；
3. DCO：基于环形振荡器或LC振荡器，通过数字控制字（如温度计码或二进制码）调节频率。

判断方法与设计要点

• 量化噪声管理：BBPD的量化噪声是主要噪声源，需通过过采样或抖动注入（Dithering）来降低量化噪声对抖动的影响。
• 环路增益设计：数字环路的增益由比例路径系数Kp和积分路径系数Ki决定。Kp过大导致环路不稳定，Ki过小导致锁定时间过长。
• DCO分辨率：DCO的频率分辨率（LSB）决定了输出时钟的相位噪声底。典型设计中，DCO的LSB需小于1ps才能满足高速率要求。
• 亚稳态处理：数字鉴相器在输入数据边沿与采样时钟边沿接近时可能产生亚稳态，需增加同步器或采用冗余采样。

案例拆解：10Gbps全数字CDR在28nm工艺的实现

某通信芯片在28nm CMOS工艺下实现了10Gbps全数字CDR。设计目标：功耗<15mW，面积<0.05mm²，BER<1e-12。采用BBPD+数字PI滤波器+环形DCO架构。DCO采用7位温度计码控制，LSB=0.8ps。

初始测试发现，在输入数据含有较大低频抖动（幅度>0.3UI，频率<1MHz）时，CDR输出时钟抖动达到12ps（RMS），BER为1e-9，不满足要求。分析发现，数字环路滤波器的积分路径增益Ki设置过小，导致低频抖动跟踪不足。

优化过程：
1. 将Ki从2^-10增大至2^-7，低频环路增益提升8倍；
2. 同时将Kp从2^-4减小至2^-5，保持环路稳定性；
3. 增加DCO的抖动注入功能，在DCO控制字上叠加±1LSB的随机扰动，降低量化噪声的周期性。

结果：优化后，低频抖动跟踪能力显著提升，输出时钟抖动降至4.5ps（RMS），BER改善至3e-13。功耗增加至18mW，面积基本不变。

常见误区与总结

4.4 混合CDR（Hybrid-CDR）架构

核心原理

混合CDR结合了模拟和数字两种实现方式的优点。典型的混合CDR架构包括：模拟前端（如线性鉴相器或BBPD的模拟实现）+ 数字环路滤波器 + 模拟VCO或数字DCO。这种架构的核心思想是：利用模拟电路实现高带宽、低噪声的相位检测，利用数字电路实现灵活的环路配置和校准功能。

混合CDR的常见形式包括：
1. 模拟PD + 数字滤波器 + 模拟VCO：保留模拟VCO的低噪声特性，通过数字滤波器实现可编程的环路带宽和阻尼系数；
2. 模拟PD + 数字滤波器 + DCO：用DCO替代模拟VCO，获得更好的工艺可移植性，但需处理DCO的量化噪声；
3. 数字PD + 模拟滤波器 + 模拟VCO：利用数字PD的灵活性，但模拟滤波器难以精确控制。

判断方法与设计要点

• 模数接口设计：模拟PD输出的误差信号需通过ADC转换为数字域，ADC的分辨率和采样率直接影响环路性能。通常采用6-8位ADC，采样率为数据速率的1/4至1/8。
• 环路带宽可编程性：混合CDR的最大优势之一是可以通过数字配置实时调整环路带宽，适应不同的应用场景（如协议握手阶段需要宽带宽快速锁定，数据传输阶段需要窄带宽抑制噪声）。
• 校准机制：利用数字逻辑对模拟电路进行后台校准，如VCO增益校准、电荷泵电流校准、PD失调校准等。
• 功耗优化：混合CDR的功耗通常高于全数字CDR，但低于纯模拟CDR。需根据应用场景权衡。

案例拆解：25Gbps混合CDR在7nm工艺的设计实践

某高性能计算芯片在7nm工艺下实现了25Gbps混合CDR。架构选择：模拟BBPD + 数字PI滤波器 + 模拟LC-VCO。设计目标：功耗<35mW，面积<0.08mm²，支持NRZ和PAM4双模式。

关键设计决策：
1. 模拟BBPD提供亚皮秒级的相位检测精度，避免了数字TDC的量化噪声；
2. 数字滤波器采用16位字长，支持环路带宽从1MHz到50MHz的连续可调；
3. LC-VCO采用8位二进制调谐+模拟微调，兼顾宽调谐范围（±10%）和低相位噪声（-110dBc/Hz@1MHz）。

测试结果：在NRZ模式下，环路带宽设置为8MHz，输出时钟抖动为0.8ps（RMS），BER<1e-15；在PAM4模式下，环路带宽调整为4MHz，以抑制高频噪声，BER<1e-12。通过数字配置切换模式，锁定时间从NRZ模式的5μs缩短至PAM4模式的3μs。

复盘经验：混合CDR的设计难点在于模拟与数字接口的时序收敛。ADC采样时钟的抖动会直接注入环路，需确保ADC采样时钟的抖动<0.5ps。此外，数字滤波器的流水线延迟会降低环路相位裕度，需在滤波器设计中加入延迟补偿。

常见误区与总结

4.5 四种架构的综合对比与选型指南

4.6 架构演进趋势与设计复盘

随着SerDes速率向112Gbps甚至224Gbps演进，CDR架构呈现出明显的融合趋势。纯模拟PLL型CDR在先进工艺节点下面临电压裕度缩小、无源器件品质因数下降等挑战；而纯数字CDR在高频段的量化噪声和DCO相位噪声问题也日益突出。因此，混合CDR正成为高速SerDes的主流选择。

在112Gbps PAM4 SerDes中，业界普遍采用“模拟前端+数字后端”的混合架构：模拟BBPD或线性PD提供高精度相位检测，数字滤波器实现可编程的环路整形，而DCO或LC-VCO则根据功耗和性能需求选择。这种架构既保留了模拟电路的低噪声优势，又获得了数字电路的灵活性和工艺可移植性。

设计复盘要点：
1. 环路建模必须完整：在项目启动阶段，应建立包含所有非理想因素（量化噪声、延迟、失配）的完整环路模型，进行蒙特卡洛仿真验证；
2. 测试策略前置：CDR的抖动性能测试需要高性能的误码仪和示波器，应在设计阶段就规划好测试方案和测试点；
3. 跨团队协作：混合CDR设计需要模拟团队、数字团队和系统团队的紧密配合，建议采用统一的验证平台和指标定义。