3、SerDes收发机架构：典型高速SerDes链路组成、发送端与接收端结构、均衡技术概览

高速SerDes（Serializer/Deserializer）作为现代数据中心、通信基站、汽车雷达与AI加速器中不可或缺的物理层传输方案，其收发机架构决定了链路能跑多快、能传多远、误码率能压到多低。理解SerDes收发机架构，是设计回波消除（Echo Cancellation）、近端串扰（NEXT）与远端串扰（FEXT）抑制电路的前提——因为所有串扰与回波问题，本质上都发生在收发机特定模块的接口边界上。本章从典型高速SerDes链路组成出发，逐级拆解发送端（TX）与接收端（RX）的结构，并系统梳理均衡技术（CTLE、DFE、FFE）的定位与配合关系，为后续章节的串扰抑制设计打下架构级基础。

3.1 典型高速SerDes链路组成

一条完整的高速SerDes链路，从系统级视角看，至少包含五个核心功能域：发送端（TX）数字逻辑、TX模拟前端（AFE）、传输信道（Channel）、RX模拟前端、RX数字逻辑与时钟恢复单元。发送端负责将并行数据流串行化，并通过驱动器和均衡器将信号送入信道；信道是信号劣化的主要来源，包括PCB走线、过孔、连接器、线缆等无源介质；接收端则负责将衰减和畸变的信号恢复为可靠的数据流。

从信号完整性的角度，信道对信号的影响可以归纳为三类：插入损耗（频率越高衰减越大）、反射（阻抗不连续导致能量回弹）、串扰（相邻信号线之间的电磁耦合）。其中，回波（Echo）是发送信号经阻抗不连续点反射后回到接收端的现象，而近端串扰（NEXT）和远端串扰（FEXT）则是相邻差分对之间的耦合干扰。这三类干扰叠加在接收端的输入节点上，直接决定了接收机需要多大的动态范围和多少均衡能力。

3.2 发送端（TX）结构详解

发送端的核心任务是将并行数据转换为高速串行比特流，并以受控的电压摆幅和边沿速率驱动信道。典型TX结构包括：Serializer（串行器）、FFE（前馈均衡器）、Driver（输出驱动器）以及阻抗校准电路。

Serializer通常采用多级树形结构，将宽并行总线（如64位或128位）逐级压缩为高速串行流。在56Gbaud以上的设计中，Serializer的输出级通常直接集成在Driver前端，以减少寄生电容。FFE通过多个抽头（Tap）对发送数据进行预失真处理，主抽头（Main Tap）决定信号幅度，前驱抽头（Pre-cursor）和后驱抽头（Post-cursor）用于补偿信道的符号间干扰（ISI）。Driver则负责将均衡后的信号转换为差分电流或电压输出，常见实现为CML（电流模式逻辑）驱动器，其输出阻抗通过校准电阻精确匹配到50Ω或100Ω差分阻抗。

发送端的阻抗校准至关重要。如果TX输出阻抗与信道特性阻抗不匹配，反射系数增大，回波能量增强，直接加重接收端回波消除器的负担。现代SerDes通常内置阻抗校准状态机，通过比较外部精密电阻与内部可调电阻网络，在后台持续校准输出阻抗。

3.3 接收端（RX）结构详解

接收端是串扰与回波抑制的主战场。典型RX结构包括：TIA/PGA（跨阻放大器/可编程增益放大器）、CTLE（连续时间线性均衡器）、DFE（判决反馈均衡器）、CDR（时钟数据恢复）以及回波消除/串扰抑制模块。

TIA或PGA作为第一级模拟前端，将差分输入信号转换为适合后续处理的电压信号，并提供可编程增益以适配不同信道损耗。CTLE是一个模拟滤波器，其频率响应在高频段提供额外增益，以补偿信道的低通特性。CTLE的带宽和峰值增益需要根据信道特性进行配置，通常通过寄存器控制电容或电阻阵列实现。

DFE是消除ISI后标（Post-cursor）的关键模块。它通过对已判决符号进行加权反馈，从当前输入中减去先前符号造成的干扰。DFE的抽头数决定了它能消除多长尾部的ISI，但抽头数增加会带来电路复杂度和功耗的上升。CDR则负责从接收数据中恢复时钟，并调整采样相位到最优位置。

回波消除器（Echo Canceller）和串扰抑制器（Xtalk Canceller）通常位于RX前端之后、DFE之前。它们利用发送端的已知数据或相邻通道的已知数据，通过自适应滤波器估计干扰路径的传递函数，并从接收信号中减去估计的干扰分量。在高速SerDes中，回波消除器通常采用LMS（最小均方）自适应算法，其收敛速度和稳态误差直接影响链路建立时间。

3.4 均衡技术概览与配合关系

均衡技术的本质是对信道传递函数的逆逼近。信道在频域上表现为低通特性，在时域上表现为符号间干扰（ISI）。均衡器分为线性均衡（FFE、CTLE）和非线性均衡（DFE）两大类。

FFE（发送端前馈均衡）在发送端对信号进行预失真，其优点是不会放大接收端的噪声，但受限于发送端摆幅和功耗预算。FFE通常有2-5个抽头，用于补偿信道的预光标和后光标。CTLE在接收端提供高频提升，实现简单，但会同时放大高频噪声和串扰。DFE只对后光标进行消除，不放大噪声，但存在错误传播（Error Propagation）问题——当判决出错时，反馈的错误符号会污染后续多个符号。

三种均衡技术需要协同工作：FFE负责补偿大部分信道损耗，CTLE提供额外的频率整形，DFE则精确消除残余的ISI后标。在链路训练阶段，接收端会测量信道特性，并通过反馈通道（如PCIe的LTSSM训练序列）调整TX FFE系数。

// 链路训练中的均衡系数调整伪代码
for each training sequence:
    measure_isi_error()
    if error > threshold:
        adjust_tx_ffe_taps()
        adjust_rx_ctle_peaking()
        adjust_rx_dfe_taps()
    else:
        lock_equipment_settings()
        proceed_to_data_transfer()

3.5 案例拆解：56Gbaud PAM4 SerDes链路均衡配置

以一款56Gbaud PAM4 SerDes收发机为例，其目标信道为30英寸PCB走线，插入损耗在14GHz处约为-28dB。初始设计时，仅使用CTLE和DFE，发现接收端眼图完全闭合，误码率（BER）高达1e-4，无法满足KP4 FEC前1e-4的纠错门限。

分析过程：首先通过S参数仿真确认信道损耗曲线，发现14GHz处损耗过大，且存在两个明显的阻抗不连续点（连接器处），反射系数S11在8GHz处达到-12dB。这意味着回波能量较强，需要回波消除器提供至少20dB的抑制能力。

实际操作步骤：

1. 启用TX FFE，配置3个抽头（Pre-cursor=-0.05，Main=0.85，Post-cursor=-0.10），将信道损耗补偿约10dB。
2. 调整CTLE峰值增益至6dB，中心频率设置在12GHz。
3. 配置DFE为5个抽头，覆盖约2个UI的ISI尾部。
4. 启用回波消除器，参考信号取自TX Driver输出，LMS步长设为0.01，收敛时间约2μs。

结果对比：均衡后眼图张开度从0%提升至42%，BER降至1e-6，满足KP4 FEC纠错要求。回波消除器将回波干扰从-15dBm抑制到-35dBm以下，为DFE提供了干净的输入信号。

3.6 常见误区与总结复盘

误区一：认为均衡器越多越好。实际上，每个均衡器都会引入额外的噪声或复杂度。FFE增加发送端功耗，CTLE放大高频噪声，DFE存在错误传播。最优配置是三者刚好满足BER目标，而非追求单模块性能最大化。

误区二：忽略回波消除器与DFE的交互。回波消除器工作在DFE之前，如果回波消除不彻底，残余回波会被DFE误判为ISI，导致DFE系数收敛到错误值。因此，回波消除器的收敛精度必须优于DFE的判决门限。

误区三：将TX阻抗校准视为可有可无。在56Gbaud以上速率，TX输出阻抗偏差5%就会导致回波能量增加约3dB，直接压缩接收端动态范围。阻抗校准应作为链路训练的一部分，在每次上电或温度变化超过阈值时重新校准。

总结复盘：SerDes收发机架构的核心在于各模块的协同配合。发送端通过FFE和阻抗控制减少信道失真和反射；接收端通过CTLE、DFE和回波消除器逐级恢复信号质量。回波消除与串扰抑制不是孤立模块，而是与均衡策略深度耦合。设计者需要从链路预算的角度，统一分配各模块的性能指标，才能实现最优的系统级误码率表现。