信号完整性基础：从时域到频域的工程思维
信号完整性（Signal Integrity, SI）是高速PCB设计的核心命题。当数字信号的上升沿越来越陡峭、接口速率跨越Gbps量级时，传统的“连线即通”思维彻底失效——一根看似普通的走线，在高速下会表现出传输线、谐振腔、辐射天线等多重物理特性。本章从信号完整性的定义出发，建立时域与频域的双重视角，厘清上升时间与带宽的换算关系，并系统梳理反射、串扰、地弹与EMI四大类典型问题的成因、表征与应对思路。理解这些基础概念，是后续进行阻抗设计、拓扑规划、电源去耦与布线约束的前提。
2.1 什么是信号完整性：从“连通”到“保真”
核心原理：信号完整性是指信号在传输路径上保持其时序、幅度和波形形态的能力。在低频或低速场景下，PCB走线可视为理想导线，信号到达即“正确”。但当信号速率提升，走线的分布电感、电容、电阻以及介质损耗开始显著影响信号形态。信号完整性研究的本质，是确保接收端能够从畸变的波形中正确恢复出逻辑电平与时序信息。
从工程角度看，信号完整性包含两个层面：时序完整性（Timing Integrity）与波形完整性（Waveform Integrity）。前者关注信号到达时刻是否满足建立/保持时间窗口，后者关注信号幅度、边沿速率是否满足接收器阈值。两者相互耦合——波形畸变（如振铃）会改变过零时刻，进而导致时序违规。
| 设计阶段 | 信号完整性关注点 | 典型工具/方法 |
|---|---|---|
| 原理图设计 | 驱动能力、端接策略、拓扑选择 | IBIS模型仿真、数据手册分析 |
| PCB布局布线 | 阻抗控制、走线长度、参考平面完整性 | 2D/3D场求解器、阻抗计算器 |
| 验证测试 | 眼图、时延、串扰、EMI预扫描 | 示波器、VNA、频谱分析仪 |
2.2 时域与频域：同一物理现象的两种视角
核心原理：时域分析以时间为自变量，观察电压/电流随时间的瞬时变化，直观反映波形形状、过冲、振铃、时序关系。频域分析则以频率为自变量，将信号分解为不同频率分量的叠加，揭示系统的带宽限制、谐振点和噪声频谱分布。两者通过傅里叶变换/逆变换严格对应。
在高速PCB设计中，时域仿真（如SPICE、IBIS仿真）用于评估眼图、时序裕量；频域测量（如VNA测S参数）用于提取通道的插入损耗、回波损耗和串扰耦合系数。一个典型的工程场景是：DDR4接口的写数据信号在时域上表现为1.2V的方波，但频域上其能量集中在DC至约2GHz范围内，PCB过孔的寄生电容（约0.3pF）在2GHz时的阻抗约为265Ω，与50Ω系统严重失配，导致反射。
判断方法：当信号上升时间小于走线传播延时的1/6（经验法则）时，必须采用传输线理论。此时，时域反射计（TDR）是定位阻抗不连续点的利器——TDR向被测走线发送阶跃脉冲，通过反射波的幅度和极性判断阻抗偏高或偏低，通过反射波返回时间定位不连续点的物理位置。
2.3 上升时间与带宽：决定互连设计难度的关键参数
核心原理：数字信号的上升时间（通常定义为10%-90%幅度变化所需时间）决定了其频谱含量。工程上常用经验公式估算信号的有效带宽：BW = 0.35 / Tr（Tr为上升时间，单位ns，BW单位GHz）。例如，Tr=1ns的信号，有效带宽为350MHz；Tr=100ps的信号，有效带宽为3.5GHz。这意味着PCB互连通道必须在该带宽内保持较低的损耗和失真，否则信号边沿会退化。
更严格地，对于传输线损耗评估，还需考虑“转折频率”F_knee = 0.5 / Tr。当走线长度超过该频率对应波长的1/10时，介质损耗和趋肤效应开始显著影响信号质量。下表给出了不同接口标准的典型上升时间与对应带宽需求：
| 接口标准 | 典型上升时间 | 有效带宽 (0.35/Tr) | PCB设计关注点 |
|---|---|---|---|
| I2C (400kHz) | ~50ns | 7MHz | 基本无需SI分析 |
| USB 2.0 | ~500ps | 700MHz | 阻抗匹配、走线长度控制 |
| PCIe Gen3 | ~50ps | 7GHz | 低损耗材料、过孔优化、均衡 |
| DDR4-2400 | ~150ps | 2.3GHz | 拓扑、端接、参考平面完整性 |
操作流程：在项目启动阶段，应首先确认驱动器的上升时间（从IBIS模型或数据手册获取），然后计算有效带宽，据此选择PCB层叠材料（FR4、Megtron6等）、确定走线长度限制、评估是否需要加装均衡器。若上升时间小于100ps，FR4板材的损耗将导致眼图严重闭合，必须考虑低损耗材料或引入TX/RX均衡。
2.4 常见信号完整性问题：反射、串扰、地弹与EMI
核心原理：这四类问题并非孤立存在，它们往往相互诱发。反射源于阻抗不连续，导致部分能量回传；串扰是相邻走线间的电磁耦合；地弹是电源/地路径寄生电感引起的电位波动；EMI则是上述问题在空间上的辐射表现。理解其物理根源，才能在设计源头进行抑制。
2.4.1 反射：阻抗不连续的必然结果
当信号沿传输线传播遇到阻抗变化（如换层过孔、连接器、分支点）时，部分能量被反射。反射系数ρ = (Z_L - Z_0)/(Z_L + Z_0)。若Z_L > Z_0，反射为正，产生过冲；若Z_L < Z_0，反射为负，产生下冲。多次反射形成振铃。工程上通过端接（串联、并联、戴维南、AC）来吸收反射能量。
2.4.2 串扰：耦合路径的定量控制
串扰由走线间的互容（电场耦合）和互感（磁场耦合）引起。受害线上的噪声幅度与攻击线电压变化率(dV/dt)和电流变化率(dI/dt)成正比。近端串扰（NEXT）和远端串扰（FEXT）的幅度与耦合长度、间距、参考平面距离相关。3W原则（走线间距≥3倍线宽）可有效降低相邻层串扰，但差分对内串扰需通过紧密耦合（间距≤1.5倍线宽）来抑制。
2.4.3 地弹：高速开关的“隐形杀手”
当多个输出同时切换时，瞬态电流流过芯片电源/地引脚的电感（典型值1-10nH），产生电压降L·di/dt。地弹噪声叠加在信号上，可能导致接收端误判。缓解措施包括：增加电源/地引脚数量、使用去耦电容（0.1μF+0.01μF组合）、优化芯片封装（如QFN优于SOP）、控制同时切换输出数量。
2.4.4 EMI：从板级到系统级的辐射控制
EMI分为辐射发射和传导发射。PCB上的高频电流回路形成环形天线，差分信号的不平衡产生共模辐射。抑制策略包括：减小回流路径面积（保证完整参考平面）、对高速信号采用差分布线、在接口处加共模扼流圈、控制走线过孔数量（每个过孔引入约0.5nH寄生电感）。
| 问题类型 | 根本原因 | 典型表现 | 首要应对措施 |
|---|---|---|---|
| 反射 | 阻抗不连续 | 过冲/下冲、振铃 | 端接匹配、阻抗控制 |
| 串扰 | 电磁耦合 | 相邻线噪声、时序抖动 | 增大间距、加屏蔽地线 |
| 地弹 | 寄生电感+di/dt | 电源轨塌陷、误触发 | 去耦电容、减少同时切换 |
| EMI | 共模辐射、回流面积大 | 辐射超标、系统不稳定 | 完整参考平面、差分设计 |
2.5 总结复盘：建立SI设计的系统思维
本章的核心在于建立“信号完整性是系统问题”的认知。时域与频域是分析工具，上升时间与带宽是设计输入，四大问题则是需要攻克的工程目标。在实际项目中，建议按以下流程推进：
- 明确信号速率与上升时间，计算有效带宽，判断是否需要SI仿真。
- 进行预布局评估，确定层叠结构、参考平面分配、关键信号布线层。
- 执行仿真验证，包括反射、串扰、电源完整性（PI）协同分析。
- 制定布线规则，如阻抗目标、间距要求、长度匹配容差。
- 测试验证与迭代，使用TDR、VNA、示波器眼图进行实测比对。