3、传输线理论：传输线模型、特性阻抗、传播延迟、反射与终端匹配、微带线与带状线
在高速PCB设计中，当信号的上升沿时间（Tr）小于信号在走线上传播延迟（Td）的6倍（或走线长度超过λ/10）时，导线不能再被视为简单的“短路”或“节点”，而必须视为具有分布参数的传输线。传输线理论是信号完整性（SI）分析的基石，它解释了信号在PCB走线上传播时的延迟、畸变、反射和串扰等现象。本章将深入剖析传输线的等效模型、核心参数（特性阻抗、传播延迟）、反射机理与终端匹配策略，并对比微带线与带状线的工程特性，为后续的阻抗设计、端接优化和拓扑规划奠定理论基础。
上图展示了传输线的基本物理模型：信号从驱动端出发，沿着由无数个微分段（Δz）组成的导线传播，每一段都包含串联电感（Ldz）、串联电阻（Rdz）、并联电容（Cdz）和并联电导（Gdz）。当信号到达负载端时，若负载阻抗与传输线特性阻抗不匹配，就会产生反射波向源端回传。这一模型是理解所有SI问题的出发点。
3.1 传输线模型与特性阻抗
3.1.1 核心原理：从集总参数到分布参数
在低频电路中，我们通常使用集总参数模型，认为电流和电压在导线的每一瞬间都是均匀的。但在高速数字电路中，当信号的上升沿时间（Tr）小于信号在走线上传播延迟（Td）的6倍（即走线长度大于 Tr/6 对应的物理长度）时，导线上的电压和电流在空间上呈现不均匀分布。此时，必须采用分布参数模型，将走线视为由无数个微小的R、L、C、G单元级联而成的网络。
特性阻抗（Z₀）是传输线最重要的参数，它定义为在无反射情况下，传输线上任意一点的电压与电流之比。对于无损传输线，其计算公式为：
Z₀ = √(L₀ / C₀)其中，L₀ 为单位长度电感（H/m），C₀ 为单位长度电容（F/m）。特性阻抗仅由传输线的几何结构（线宽、线距、介质厚度）和材料特性（介电常数 εr）决定，与走线长度无关。在PCB设计中，常见的单端50Ω、差分100Ω阻抗就是通过调整线宽和介质层厚度来实现的。
3.1.2 判断方法：阻抗计算与TDR测量
在实际工程中，我们通常使用场求解器（如Polar SI9000、Ansys Q3D）或经验公式来计算特性阻抗。对于微带线（外层走线），其近似公式为：
Z₀ ≈ (87 / √(εr + 1.41)) × ln(5.98H / (0.8W + T))其中，H 为介质层厚度，W 为线宽，T 为铜厚。对于带状线（内层走线），公式为：
Z₀ ≈ (60 / √εr) × ln(4H / (0.67π × (0.8W + T)))验证阻抗是否达标的最佳手段是使用时域反射计（TDR）测量。TDR向走线发送一个快速上升沿的阶跃脉冲，并观察反射波形。若反射系数为零，则说明走线阻抗均匀且与测试系统匹配；若出现正反射峰，则说明该处阻抗偏高（如线宽变窄）；若出现负反射谷，则说明阻抗偏低（如线宽变宽或参考平面不连续）。
| 参数 | 微带线（外层） | 带状线（内层） |
|---|---|---|
| 有效介电常数 εr_eff | 较低（约 εr+1）/2 | 较高（等于 εr） |
| 传播速度 | 较快（约 6 in/ns） | 较慢（约 5.5 in/ns） |
| 典型阻抗范围 | 50Ω - 75Ω | 40Ω - 60Ω |
| 抗干扰能力 | 较差（暴露在外） | 较好（上下均有参考平面） |
| 串扰影响 | 较大（空间辐射） | 较小（被平面屏蔽） |
| 制造难度 | 较易（外层蚀刻） | 较难（内层对准） |
3.1.3 案例拆解：DDR3地址线阻抗设计
某DDR3-1600系统设计，地址线要求单端40Ω±10%阻抗。初始设计采用6层板，地址线走在L3层（带状线），介质厚度H=4mil，线宽W=5mil，铜厚T=1.2mil，εr=4.2。使用Polar软件计算得Z₀=42.5Ω，满足要求。但TDR实测发现，在连接器附近出现约+5%的阻抗偏高现象。经排查，原因是连接器焊盘处的参考平面被挖空，导致该区域阻抗升高。解决方案是在焊盘下方增加一个接地过孔，并优化连接器区域的铺铜形状，最终将阻抗波动控制在±3%以内。
3.2 传播延迟与反射机理
3.2.1 核心原理：信号在介质中的速度
信号在PCB走线上的传播速度由介质的介电常数决定：
V = C / √εr_eff其中，C 为光速（3×10⁸ m/s）。传播延迟（Td）是单位长度走线所需的传播时间，通常以 ps/inch 或 ns/m 表示。对于FR-4材料（εr≈4.2），微带线的典型延迟约为 140-160 ps/inch，带状线约为 170-180 ps/inch。传播延迟决定了信号的飞行时间（Flight Time），是时序分析（Setup/Hold Time）的关键输入。
3.2.2 反射机理：阻抗不匹配的后果
当信号沿传输线传播时，如果遇到阻抗不连续点（如走线宽度变化、过孔、连接器、负载端），一部分能量会被反射回源端。反射系数（Γ）定义为反射电压与入射电压之比：
Γ = (Z_L - Z₀) / (Z_L + Z₀)当 Z_L = Z₀ 时，Γ=0，无反射；当 Z_L = ∞（开路）时，Γ=+1，全反射且极性相同；当 Z_L = 0（短路）时，Γ=-1，全反射且极性相反。反射会导致信号出现过冲（Overshoot）、下冲（Undershoot）和振铃（Ringing），严重时会造成误触发。
3.2.3 操作流程：反射波形分析与终端匹配
解决反射问题的标准流程如下：
- 识别反射源：使用TDR测量，定位阻抗突变点的位置和幅度。
- 计算反射系数：根据突变点阻抗与目标阻抗的差异，估算反射电压幅度。
- 选择匹配策略：根据拓扑结构（点对点、菊花链、星形）和信号类型（时钟、数据、地址）选择端接方式。
- 仿真验证：使用SPICE或IBIS模型进行时域仿真，确认匹配后的波形满足眼图要求。
| 端接方式 | 适用场景 | 优点 | 缺点 |
|---|---|---|---|
| 源端串联匹配（Rs） | 点对点、单向信号 | 功耗低，简单 | 接收端需高阻 |
| 并联端接（Rt到GND/VTT） | 双向总线、DDR | 吸收反射好 | 直流功耗大 |
| 戴维南端接（上拉+下拉） | 高速双向总线 | 提供偏置电压 | 功耗较大 |
| AC端接（串联电容） | 时钟信号 | 无直流功耗 | 低频分量损失 |
3.2.4 案例拆解：DDR3数据总线DQS的振铃问题
某DDR3-1333系统，DQS信号在读取操作时出现严重振铃，幅度超过Vref±100mV，导致数据采样错误。初始设计采用源端串联22Ω电阻，但实测波形显示过冲达30%。分析发现，DQS信号为双向信号，源端匹配在读取模式下失效（因为驱动端变为内存颗粒）。解决方案：将DQS改为双向端接，在控制器端增加并联端接电阻（Rt=50Ω到VTT=0.75V），同时在内存颗粒端保留源端匹配。修改后，过冲降至8%，眼图裕量提升15%。
3.3 微带线与带状线的工程选择
3.3.1 核心原理：两种传输线结构的差异
微带线（Microstrip）位于PCB外层，一侧暴露在空气中，另一侧紧邻介质层和参考平面。由于空气的介电常数（εr=1）低于FR-4（εr≈4.2），微带线的有效介电常数较低，信号传播速度较快。但外层走线容易受到电磁干扰（EMI）和串扰的影响，且需要额外的阻焊层保护。
带状线（Stripline）位于PCB内层，上下两侧均有参考平面。这种结构提供了良好的电磁屏蔽，串扰和EMI辐射显著降低。但带状线的有效介电常数等于材料本身的εr，传播速度较慢，且制造工艺要求更高（内层对准精度）。
3.3.2 判断方法：如何选择走线层
在PCB叠层设计中，选择微带线还是带状线需考虑以下因素：
- 信号完整性要求：高速信号（如PCIe、SATA、10G Ethernet）优先选择带状线，以获得更好的屏蔽和更低的串扰。
- 布线密度：外层布线空间有限，但便于调试和测试；内层布线空间大，但过孔换层会增加阻抗不连续。
- 成本控制：带状线需要额外的内层和压合工艺，制造成本略高。
- 散热考虑：外层走线散热条件好，适合大电流信号；内层走线散热差，需注意载流能力。
3.3.3 案例拆解：10Gbps SerDes通道的层叠优化
某交换机项目，10Gbps SerDes信号最初设计在L1层（微带线），TDR测试发现阻抗波动达±8%，且近端串扰（NEXT）超标。分析原因：外层走线受阻焊层厚度不均匀和相邻走线间距不足的影响。优化方案：将SerDes信号移至L3层（带状线），并确保上下参考平面完整。同时，将差分对间距从8mil增加到12mil，并在走线两侧添加接地过孔隔离。优化后，阻抗波动降至±3%，NEXT降低12dB，眼图张开度提升20%。
3.3.4 常见误区与总结复盘
误区一：认为特性阻抗越高越好。实际上，阻抗越高意味着线宽越细，制造公差越难控制，且损耗增大。50Ω是功耗、制造难度和信号完整性之间的折中。
误区二：忽略过孔阻抗不连续。过孔的寄生电容和电感会导致阻抗突变，在10Gbps以上速率时，过孔的影响不可忽略。建议使用背钻、优化过孔反焊盘尺寸或使用同轴过孔结构。
误区三：端接电阻值随意选取。端接电阻的精度直接影响匹配效果，建议使用1%精度的电阻，并放置在距离接收端/驱动端尽量近的位置。
总结复盘：传输线理论是高速PCB设计的核心。设计者必须理解特性阻抗、传播延迟和反射系数三个基本概念，并掌握微带线与带状线的工程特性。在实际项目中，应通过叠层设计、阻抗计算、TDR验证和时域仿真四个步骤，确保信号在传输线上的完整性。记住，阻抗匹配不是“可选项”，而是高速信号的“必需品”。