4、传输线与阻抗控制：微带线、带状线、差分线、共面波导的结构与阻抗计算，以及叠层设计对阻抗的影响
在高速数字系统中，信号边沿的上升时间已进入亚纳秒甚至皮秒量级，PCB走线不再只是简单的“导线”，而是必须按照传输线来对待。传输线的核心特征是其具有特征阻抗（Characteristic Impedance），它决定了信号在传播过程中所感受到的瞬时阻抗。若走线阻抗与驱动端、接收端以及连接器、过孔等互连结构的阻抗不一致，就会产生反射，导致振铃、过冲、下冲和眼图闭合等问题。本章将深入剖析四种最常见的PCB传输线结构——微带线、带状线、差分线、共面波导的物理结构、阻抗计算方法，并重点阐述叠层设计（Stack-up）如何从根本上决定阻抗控制的成败。
上图概括了四种传输线的截面结构及其与叠层参数的关系。从工程角度看，阻抗控制的本质就是精确控制走线的几何尺寸（W、S、T）与介质参数（H、εr）。下面我们将逐一展开分析。
4.1 微带线（Microstrip）结构与阻抗计算
核心原理
微带线是指走线位于PCB外层（顶层或底层），与下方参考平面之间隔着介质材料的传输线。其电场线一部分穿过介质，另一部分暴露在空气中（εr≈1），因此微带线传播的是准TEM波。由于电场分布不均匀，其有效介电常数（εeff）介于空气介电常数与板材介电常数之间。微带线易于调整和测试，但对外部干扰敏感，且辐射损耗较大。
阻抗计算方法
对于W/H在0.1到3.0范围内的常规微带线，工程上广泛使用以下近似公式（Hammerstad-Jensen）：
Z₀ = (87 / √(εr + 1.41)) × ln(5.98H / (0.8W + T)) [单位：Ω]其中，W为线宽，H为介质厚度，T为铜箔厚度，εr为相对介电常数。更精确的计算需借助场求解器（如Polar SI9000、Ansys Q3D）或IPC-2141公式。需要注意的是，阻焊层（绿油）会改变微带线的εeff，通常会使阻抗降低2-4Ω，因此在设计高频板时需在计算模型中包含阻焊层厚度。
案例拆解：表层50Ω单端走线设计
某DDR4数据线设计在6层板顶层，要求单端阻抗50Ω±10%。叠层参数：介质厚度H=0.1mm，铜厚T=0.035mm，εr=4.2。初始计算采用上述公式得到W≈0.19mm。投板后TDR测试发现阻抗仅44Ω。分析发现，绿油厚度（0.02mm）未纳入计算，导致εeff偏大。修正模型后，将线宽收窄至0.17mm，重新打样后阻抗稳定在49.5Ω。复盘结论：表层走线必须考虑绿油覆盖，且线宽修正量约为5%-8%。
4.2 带状线（Stripline）结构与阻抗计算
核心原理
带状线是嵌入在两层参考平面之间的内层走线。其电场完全被限制在介质中，传播纯TEM波，具有极佳的屏蔽性和抗干扰能力，且串扰较小。但带状线布线密度低，且信号传输速度略慢于微带线（因为εeff更高）。带状线分为对称型（上下介质厚度相等）和非对称型（上下介质厚度不等）。
阻抗计算方法
对称带状线阻抗公式（W/H < 2时）：
Z₀ = (60 / √εr) × ln(4H / (0.67π × (0.8W + T))) [单位：Ω]其中H为上下参考平面间距的一半。非对称带状线计算更复杂，通常需借助工具。带状线由于没有空气介质，其阻抗对介质厚度变化更敏感，因此叠层公差控制是带状线阻抗精度的关键。
| 参数 | 微带线 | 带状线 | 差分线 | 共面波导 |
|---|---|---|---|---|
| 信号层位置 | 外层 | 内层 | 内/外层 | 外层 |
| 参考平面 | 单面（下方） | 双面（上下） | 单面或双面 | 同层+底部 |
| 抗干扰能力 | 较差 | 优秀 | 优秀 | 良好 |
| 传输速度 | 较快 | 较慢 | 较快 | 较快 |
| 典型应用 | 表层信号、射频 | 内层高速信号 | USB/PCIe/DDR | 射频、时钟 |
| 阻抗控制难度 | 中等（绿油影响） | 较高（叠层公差） | 高（耦合控制） | 中等 |
案例拆解：内层带状线阻抗偏差分析
某10Gbps SerDes通道使用对称带状线，设计目标100Ω差分阻抗。板厂反馈阻抗测试值仅92Ω。排查发现，实际介质厚度比设计值薄了8%（因半固化片（PP）压合后厚度收缩）。由于带状线阻抗与H呈对数关系，H减小导致阻抗下降。解决措施：与板厂确认压合叠构的“流胶”补偿量，在设计中预留H的正公差，并要求板厂使用阻抗条（Coupon）进行过程监控。
4.3 差分线与共面波导
差分线（Differential Pair）
差分线由两根等长、等宽的走线组成，信号以大小相等、方向相反的电流传输。其关键参数包括差分阻抗（Zdiff）和奇模阻抗（Zodd）。Zdiff = 2 × Zodd（当两线完全耦合时）。差分阻抗不仅取决于单线的几何尺寸，还取决于线间距S。S越小，耦合越强，Zdiff越低。设计时需同时控制W、S和H。对于USB 2.0（Zdiff=90Ω）、PCIe（Zdiff=85Ω）、DDR（Zdiff=80Ω）等不同标准，目标阻抗不同。
近似估算（边缘耦合微带差分线）：
Zdiff ≈ 2 × Z₀ × (1 - 0.48 × e^(-0.96 × S/H))其中Z₀为单端阻抗。该公式表明，当S/H > 2时，耦合较弱，Zdiff趋近于2×Z₀。
共面波导（Coplanar Waveguide, CPW）
共面波导的特点是信号线两侧同层有地平面，通过间隙S隔离。它分为仅同层有地的CPW和同层+底部均有地的GCPW（Grounded CPW）。GCPW在射频和高速时钟中应用广泛，因为它提供了更好的隔离和散热。其阻抗由W、S、H以及底部地距离共同决定。共面波导的优势在于可以精确控制阻抗而不必过度依赖介质厚度，且能有效抑制同层串扰。
案例拆解：HDMI差分对阻抗优化
某HDMI 2.0设计（Zdiff=100Ω）在PCB边缘走线时，TDR测试发现远端阻抗下降至85Ω。分析原因是走线靠近板边，破坏了共面地回流路径。改进措施：将差分对向内移动至少3倍介质厚度，并在差分对两侧各增加一排接地过孔。修改后阻抗恢复至98Ω。此案例说明，差分阻抗不仅与自身几何有关，还受周围地环境影响。
4.4 叠层设计对阻抗的影响与控制策略
核心原理
叠层设计决定了所有传输线的参考平面、介质厚度和材料参数。阻抗控制的根源在于叠层。一个合理的叠层应满足：每个信号层都有相邻的完整参考平面；介质厚度均匀且公差可控；高-speed信号层尽量靠近地平面（减小H，降低辐射和串扰）。
关键影响因素
- 介质厚度（H）：H增大，阻抗增大。但H过大会导致层间去耦不良，增加EMI。
- 介电常数（εr）：εr增大，阻抗减小，但传播速度降低。FR-4的εr通常在4.2-4.8之间，且随频率变化。
- 铜箔厚度（T）：T增大，阻抗略微减小。对于内层，铜箔厚度受蚀刻工艺影响，线宽公差通常为±10%。
- 阻焊层（绿油）：仅影响外层走线，会使阻抗降低2-5%。
- 玻纤布效应：FR-4的玻纤布与树脂的εr不同，导致局部阻抗不均匀。高速设计建议使用扁平玻纤布（如1080、2116）或开纤布。
操作流程：叠层阻抗设计五步法
- 确定目标阻抗：根据接口标准（如PCIe 85Ω、USB 90Ω、DDR 40Ω单端）确定各网络的目标阻抗。
- 选择叠层结构：确定层数、信号层位置、电源地平面分配。优先将高速信号布置在靠近参考平面的层。
- 计算线宽线距：使用Polar SI9000等工具，输入H、εr、T、W、S，计算阻抗并扫描参数。
- 与板厂沟通公差：确认介质厚度公差（通常±10%）、铜厚公差、蚀刻侧蚀量。要求板厂提供阻抗测试报告。
- 仿真验证：使用HFSS或SIwave对关键网络进行全波仿真，验证过孔、连接器处的阻抗不连续。
案例拆解：8层板叠层优化实战
某AI加速卡设计，包含DDR5（单端40Ω）和PCIe Gen5（85Ω差分）。初始叠层为：L1信号、L2地、L3信号、L4电源、L5地、L6信号、L7电源、L8信号。仿真发现L6层带状线阻抗受L4电源层噪声影响，且L8层微带线因绿油导致阻抗偏低。优化方案：将L4和L5调整为地平面，L7调整为电源，形成“地-信号-地”对称结构。同时将L8层走线移至L6层，避免表层绿油影响。优化后，所有信号层均有相邻地平面，阻抗一致性提升至±3%。
总结而言，传输线与阻抗控制是高速PCB设计的基石。工程师必须深入理解四种传输线的物理特性，掌握阻抗计算与叠层设计的联动关系。在实际项目中，“计算+仿真+板厂沟通+测试验证”四步闭环缺一不可。只有将阻抗控制落实到叠层设计的每一个细节，才能确保信号完整性，为系统的高速稳定运行提供保障。