2. 信号完整性基础：传输线理论、特性阻抗、反射、串扰、时序裕量等核心概念

高速数字电路设计的本质，是在有限带宽和物理尺寸约束下，确保信号从驱动端到接收端能够以正确的逻辑电平、足够的时序裕量和可接受的噪声容限完成传输。当信号边沿速率（上升/下降时间）进入亚纳秒甚至皮秒量级时，PCB走线不再仅仅是“导线”，而必须被视为具有分布参数的传输线。本章将围绕传输线理论、特性阻抗、反射、串扰与时序裕量这五大核心概念展开，建立SI前仿真所需的理论基石。

2.1 传输线理论：从集总参数到分布参数

核心原理

当PCB走线的物理长度 L 与信号上升沿对应的空间延伸 L_rise = tr × v（v为传播速度）可比时，即 L > L_rise / 6 时，走线必须视为传输线。此时，走线的每一段微元都包含串联电感（L₀）和并联电容（C₀），信号以电磁波形式沿走线传播。FR4介质中，信号传播速度约为 6 inch/ns（约 15 cm/ns），对于 1ns 上升沿的信号，其空间延伸约 6 英寸，因此超过 1 英寸的走线就需要按传输线处理。

传输线的两个关键参数是特性阻抗 Z₀ 和传播延迟 Td。对于无损耗传输线：

Z₀ = √(L₀ / C₀)          // 单位：Ω
Td = √(L₀ × C₀) × L      // 单位：ns

其中 L₀ 为单位长度电感（nH/inch），C₀ 为单位长度电容（pF/inch）。在PCB设计中，Z₀ 由走线宽度、介质厚度、介电常数和参考平面距离共同决定。常见叠层下，50Ω 单端走线在 FR4（εr≈4.2）上，若介质厚度为 4 mil，则走线宽度约为 7-8 mil。

判断方法：何时必须按传输线设计

2.2 特性阻抗与阻抗控制

核心原理

特性阻抗 Z₀ 是传输线固有的交流阻抗特性，它决定了信号在传输线上传播时电压与电流的比值。Z₀ 不随走线长度变化，而是由走线的横截面几何结构和材料属性决定。在PCB设计中，常见的传输线结构包括：

• 微带线（Microstrip）：走线位于外层，参考平面在下方，Z₀ 受走线宽度 W、介质厚度 H、介电常数 εr 影响。
• 带状线（Stripline）：走线位于内层，上下均有参考平面，Z₀ 受走线宽度 W、介质厚度 H、介电常数 εr 影响，且对称结构具有更好的抗干扰性。
• 共面波导（CPW）：走线两侧有地铜，适用于高密度布线。

阻抗控制的目的是确保信号路径上的 Z₀ 保持恒定，避免阻抗突变。当 Z₀ 变化时，信号会在不连续点产生反射，导致波形畸变。前仿真阶段，通过叠层设计和阻抗计算工具（如 Polar Si9000、Saturn PCB Toolkit）可以预先确定走线参数。

操作流程：阻抗计算与叠层设计

1. 确定目标阻抗：单端信号通常为 50Ω，差分信号通常为 100Ω（USB、PCIe）或 90Ω（HDMI）。
2. 选择叠层结构：根据板厚、层数和信号完整性要求，确定介质厚度和铜箔厚度。
3. 计算走线宽度：使用阻抗计算工具，输入 εr、H、W、T（铜厚）等参数，迭代调整 W 使 Z₀ 满足目标值。
4. 验证工艺公差：考虑 PCB 厂商的蚀刻公差（±10%）、介质厚度公差（±5%），确保阻抗在允许范围内（通常 ±10%）。

2.3 反射：阻抗不连续的必然结果

核心原理

当信号沿传输线传播遇到阻抗变化时，一部分能量被反射回源端，一部分继续向前传播。反射系数 Γ 定义为反射电压与入射电压之比：

Γ = (Z_L - Z₀) / (Z_L + Z₀)

其中 Z_L 为负载阻抗，Z₀ 为传输线特性阻抗。当 Z_L = Z₀ 时，Γ=0，无反射；当 Z_L = ∞（开路）时，Γ=+1，全反射；当 Z_L = 0（短路）时，Γ=-1，反相反射。

反射的工程后果包括：

• 过冲/下冲：反射波叠加在入射波上，导致电压超过或低于目标电平，可能损坏接收端或误触发。
• 振铃：多次反射在走线上形成振荡，延长信号稳定时间。
• 台阶效应：反射波到达源端后再次反射，形成阶梯状波形。

端接策略

2.4 串扰：相邻走线的耦合效应

核心原理

串扰是相邻走线之间通过电磁场耦合产生的噪声。耦合机制包括：

• 容性耦合：相邻走线之间的寄生电容 C_m 将攻击线上的电压变化耦合到受害线，产生电流噪声。
• 感性耦合：相邻走线之间的互感 L_m 将攻击线上的电流变化耦合到受害线，产生电压噪声。

串扰分为近端串扰（NEXT）和远端串扰（FEXT）。近端串扰在攻击线信号上升沿期间持续存在，幅度与耦合系数成正比；远端串扰在信号到达远端时出现，幅度与耦合长度和信号边沿速率相关。对于微带线，远端串扰通常小于近端串扰；对于带状线，远端串扰可能更显著。

串扰控制方法

1. 增大间距：3W 规则（间距 ≥ 3 倍线宽）可将串扰降低到可接受水平。
2. 减小平行长度：避免长距离平行走线，必要时使用不同层布线。
3. 增加参考平面：带状线结构比微带线具有更好的隔离性。
4. 添加屏蔽地线：在敏感信号两侧放置地线，但需注意地线两端接地。

2.5 时序裕量：信号完整性的最终判据

核心原理

时序裕量是衡量信号能否在接收端正确采样的关键指标。对于同步数字系统，接收端需要满足建立时间（Setup Time）和保持时间（Hold Time）要求。时序裕量定义为：

Setup Margin = T_clk - T_co - T_flight - T_setup - T_skew - T_jitter
Hold Margin  = T_co + T_flight - T_hold - T_skew - T_jitter

其中 T_clk 为时钟周期，T_co 为时钟到输出延迟，T_flight 为信号飞行时间，T_setup/T_hold 为接收端建立/保持时间要求，T_skew 为时钟偏斜，T_jitter 为时钟抖动。

信号完整性问题（反射、串扰、电源噪声）会直接影响 T_flight 的稳定性和 T_jitter 的大小，从而侵蚀时序裕量。前仿真阶段，通过提取走线延迟、计算飞行时间、评估串扰对时序的影响，可以提前发现时序风险。

时序裕量分析流程

2.6 案例拆解：DDR4 地址信号反射与串扰联合优化

背景与约束：某通信产品使用 DDR4-2400 内存，地址信号（A[0:15]）采用 Fly-by 拓扑，共 9 个负载（1 个控制器 + 8 个 SDRAM）。PCB 为 10 层板，地址线走 L4 层（带状线），目标阻抗 40Ω（DDR4 地址线通常为 40Ω 或 50Ω，取决于控制器驱动能力）。初始设计走线宽度 5 mil，间距 6 mil，未加端接。

初始现象：前仿真发现，最远端的 SDRAM（U8）接收到的地址信号过冲达到 1.2V（VDD=1.2V），振铃持续约 2.5ns，导致建立时间裕量仅为 45ps，远低于设计目标 100ps。同时，相邻地址线 A[3] 与 A[4] 之间的近端串扰噪声达到 210mV，进一步恶化时序。

分析过程：

1. 反射分析：Fly-by 拓扑中，信号经过每个负载的桩线（Stub）时产生阻抗不连续。U8 距离控制器最远，反射波叠加最严重。使用 HyperLynx 提取拓扑，发现 U8 处桩线长度 0.8 英寸，阻抗约 65Ω，与 40Ω 主线不匹配。
2. 串扰分析：A[3] 与 A[4] 在 L4 层平行走线 2.1 英寸，间距 6 mil（约 1.2W）。根据耦合模型，近端串扰系数约为 8%，在 1.2V 信号下产生约 96mV 噪声，但实际仿真达到 210mV，原因是相邻层 L3 的走线也产生了层间耦合。
3. 时序计算：建立时间裕量 = T_clk(833ps) - T_co(350ps) - T_flight(680ps) - T_setup(150ps) - T_skew(80ps) - T_jitter(50ps) = -477ps，明显为负值。但实际仿真裕量为 45ps，说明部分参数存在乐观估计。

优化措施：

• 端接优化：在 Fly-by 末端（U8 之后）添加 40Ω 并联端接到 VTT（0.6V），将反射系数从 0.24 降至 0，过冲从 1.2V 降至 1.35V（仍在最大额定值内），振铃时间缩短至 0.8ns。
• 间距调整：将 A[3] 与 A[4] 间距从 6 mil 增大到 10 mil（2W），并错开平行长度至 1.2 英寸，串扰降至 95mV。
• 桩线缩短：通过调整 SDRAM 封装扇出，将 U8 桩线从 0.8 英寸缩短至 0.4 英寸，进一步降低反射。

结果对比：

风险与代价：并联端接增加了约 30mW 功耗（40Ω 到 0.6V 的直流功耗），且需要额外的 VTT 电源。间距增大导致布线面积增加约 15%，但 L4 层仍有足够空间。桩线缩短需要与封装设计协同，增加了 2 天设计迭代时间。

复盘经验：Fly-by 拓扑的反射问题必须从末端端接和桩线长度两方面同时解决；串扰控制不能仅依赖间距，还需考虑层间耦合；时序裕量分析应使用最差情况参数，避免乐观估计。

2.7 常见误区与总结