2、信号完整性基础理论：传输线理论、特性阻抗、反射、串扰、时序裕量等核心概念

高速数字电路设计的本质，是在信号上升沿不断压缩、布线长度不断延伸的背景下，确保每一位数据在正确的时间窗口内以正确的电平被接收端识别。当信号频率超过50MHz或上升沿小于3ns时，PCB上的走线不能再被视为简单的“导线”，而必须当作具有分布参数的传输线来处理。本章围绕信号完整性（SI）的五大核心支柱——传输线理论、特性阻抗、反射、串扰与时序裕量，建立从物理本质到工程判据的完整认知框架。这些概念不仅是后续PCB叠层设计、阻抗控制、端接策略和仿真建模的基础，更是高速链路能否稳定工作的决定性因素。

2.1 传输线理论：从集总参数到分布参数

核心原理

当PCB走线的物理长度 l 与信号上升沿对应的空间延伸（即有效波长 λ_eff = v_p × t_r，其中 v_p 为传播速度，t_r 为上升时间）相比不可忽略时，走线上的电压和电流不再处处相等，而是以电磁波的形式沿走线传播。工程上常用的判据是：当 l > λ_eff/6 时，必须按传输线处理。例如，FR4介质中信号传播速度约为 6 inch/ns，若上升沿 t_r = 1ns，则 λ_eff = 6 inch，临界长度约为 1 inch。这意味着超过 1 inch 的走线就必须考虑传输线效应。

传输线的核心参数包括：特性阻抗 Z₀、传播延迟 t_pd、单位长度电容 C₀ 和电感 L₀。对于微带线和带状线，Z₀ 由线宽、介质厚度、介电常数和铜箔厚度共同决定。传播延迟则仅由介质的有效介电常数 ε_eff 决定：t_pd = 85 × √ε_eff ps/inch（FR4 约为 170 ps/inch）。

判断方法与操作流程

在实际工程中，判断一条走线是否需要按传输线设计，可遵循以下流程：

1. 计算有效波长：λ_eff = v_p × t_r，其中 v_p = c/√ε_eff（c 为光速）。
2. 比较走线长度：若 l > λ_eff/6，则进入传输线设计流程。
3. 确定目标阻抗：根据接口标准（如 USB 90Ω差分、DDR 单端 50Ω、PCIe 85Ω差分）确定 Z₀。
4. 叠层与线宽计算：使用 Polar SI9000 或阻抗计算器，输入叠层参数，反推线宽和间距。
5. 仿真验证：在 HyperLynx 或 ADS 中建立传输线模型，检查阻抗连续性。

2.2 特性阻抗与反射：信号完整性的第一杀手

核心原理

特性阻抗 Z₀ 是传输线固有的交流阻抗，它决定了信号沿线传播时电压与电流的比值。当信号到达阻抗不连续点（如走线宽度变化、过孔、连接器、接收端输入阻抗）时，一部分能量被反射回源端，另一部分继续向前传播。反射系数 Γ = (Z_L - Z₀)/(Z_L + Z₀)，其中 Z_L 为负载阻抗。当 Z_L = Z₀ 时，Γ = 0，无反射；当 Z_L = ∞（开路）时，Γ = +1，全反射且极性相同；当 Z_L = 0（短路）时，Γ = -1，全反射且极性相反。

反射的直接后果是产生振铃（Ringback）、过冲（Overshoot）和下冲（Undershoot）。过冲超过接收端输入电压最大值（如 3.3V 器件不允许超过 3.6V）时，可能造成器件永久损坏；振铃则可能导致接收端在逻辑阈值附近反复跳变，产生误触发。

判断方法与端接策略

反射问题的判断通常通过 TDR（时域反射计）仿真或实测完成。TDR 波形中，阻抗升高（如走线变窄）表现为正向反射，阻抗降低（如走线变宽、过孔）表现为负向反射。端接策略的选择取决于拓扑结构：

• 源端串联端接：在驱动端串联电阻（典型 22-33Ω），适用于点对点拓扑，吸收二次反射。
• 远端并联端接：在接收端并联电阻到地或电源（典型 50Ω），适用于高速单向信号，但增加直流功耗。
• AC 端接：并联电阻串联电容（如 50Ω + 100pF），兼顾阻抗匹配与功耗控制。
• 差分端接：在差分对远端跨接 100Ω 电阻，同时抑制共模噪声。

案例拆解：DDR4 地址线反射导致的数据错误

背景与约束：某服务器主板 DDR4 接口，地址线采用 Fly-by 拓扑，走线长度 3.2 inch，目标阻抗 50Ω，信号上升沿 0.8ns。初始设计未做端接，仅依赖接收端片内端接（ODT 40Ω）。

初始现象：系统在高温（85°C）下运行内存压力测试时，出现偶发性地址错误，频率约每 10 分钟一次。

关键数据：通过 HyperLynx 仿真，在接收端测得过冲电压达 1.98V（VDDQ=1.2V，最大值 1.5V），振铃幅度 ±0.35V，持续约 2.5ns。

分析判断：反射系数 Γ = (40-50)/(40+50) = -0.11，虽然单次反射不大，但 Fly-by 拓扑中多个接收端（9 片 DDR4）的反射波在 3.2 inch 走线上来回叠加，形成累积振铃。过冲超过器件最大值，导致接收端输入保护二极管导通，产生误码。

实际操作：在地址线末端增加 50Ω 并联端接到 VTT（0.6V），同时将 ODT 从 40Ω 调整为 60Ω。修改后重新仿真，过冲降至 1.35V，振铃幅度降至 ±0.1V。

结果对比：高温压力测试连续运行 72 小时无错误，信号裕量从 120mV 提升至 280mV。

复盘经验：Fly-by 拓扑必须考虑多负载反射叠加效应，单纯依赖 ODT 无法完全消除反射；末端并联端接虽然增加约 12mW/线功耗，但换来了显著的信号质量改善。

2.3 串扰：耦合噪声的机理与抑制

核心原理

串扰是相邻走线之间通过互容（C_m）和互感（L_m）耦合产生的噪声。当攻击线（Aggressor）上的信号跳变时，会在受害线（Victim）上感应出两类噪声：

• 近端串扰（NEXT）：噪声向攻击线源端方向传播，幅度与耦合系数成正比，持续时间等于信号上升时间的两倍。
• 远端串扰（FEXT）：噪声向攻击线远端方向传播，幅度与耦合长度和信号上升沿变化率成正比，在微带线中因介质不均匀性而更显著。

串扰的工程判据通常要求受害线上的噪声幅度不超过信号摆幅的 5%（对于单端信号）或 2%（对于差分信号）。

抑制措施与设计规则

2.4 时序裕量：信号完整性的最终判据

核心原理

时序裕量（Timing Margin）是衡量信号能否在接收端正确采样的最终指标。对于同步接口（如 DDR），时序裕量分为建立时间裕量（Setup Margin）和保持时间裕量（Hold Margin）：

• 建立时间裕量 = T_cycle - T_{co_max} - T_{flight_max} - T_setup - T_jitter - T_skew
• 保持时间裕量 = T_{co_min} + T_{flight_min} - T_hold - T_jitter - T_skew

其中 T_co 为时钟到输出延迟，T_flight 为信号飞行时间，T_setup/T_hold 为接收端建立/保持时间要求，T_jitter 为时钟抖动，T_skew 为时钟偏斜。信号完整性问题（反射、串扰、SSN）最终都会转化为飞行时间的波动和电压裕量的减小，从而侵蚀时序裕量。

判断方法与仿真流程

时序裕量的验证通常通过以下步骤完成：

1. 建立时序预算表：列出所有延迟分量及其最大值/最小值。
2. 提取走线延迟：使用仿真工具提取实际走线的传播延迟，考虑过孔和封装延迟。
3. 仿真信号波形：在 worst-case 条件下（温度、电压、工艺角）仿真接收端波形。
4. 计算眼图参数：从眼图中读取眼高、眼宽、抖动等参数。
5. 对比裕量要求：确保眼图参数满足时序预算要求，并保留至少 10% 的设计余量。

案例拆解：DDR5 时序收敛的协同优化

背景与约束：某 AI 加速卡设计采用 DDR5-5600，数据速率 5600MT/s，周期 357ps。PCB 走线长度 1.8-2.5 inch，封装基板走线 0.3-0.5 inch。初始设计时序裕量仿真结果为建立裕量 45ps，保持裕量 38ps，均满足 JEDEC 要求（≥20ps）。

初始现象：在量产测试中发现，约 2% 的芯片在低温（0°C）下出现数据错误，且集中在特定 PCB 批次。

关键数据：对失效批次进行 TDR 测试，发现走线阻抗在过孔处出现 8Ω 的凹陷（目标 50Ω，实测 42Ω）。进一步分析发现，该批次 PCB 的过孔反焊盘（Anti-pad）尺寸偏小，导致过孔寄生电容增大。

分析判断：过孔阻抗凹陷导致信号反射，增加了数据线上的 ISI。在低温下，FR4 介电常数升高，传播延迟增加约 3%，使得保持时间裕量从 38ps 降至 22ps，叠加 ISI 引起的抖动 ±5ps，实际裕量仅剩 17ps，低于 JEDEC 要求的 20ps。

实际操作：① 修改过孔反焊盘尺寸，从 0.3mm 增大至 0.4mm，使过孔阻抗恢复至 48-52Ω；② 在数据线接收端增加 1pF 的电容负载（通过调整 ODT 设置实现），优化接收端反射系数；③ 对 PCB 工厂增加过孔阻抗的 100% 电测要求。

结果对比：修改后，低温下保持裕量恢复至 35ps，量产失效率降至 0.01% 以下。过孔阻抗一致性从 ±8Ω 改善至 ±3Ω。

复盘经验：时序裕量不仅是“算出来”的，更是“制造出来”的。PCB 制造公差（线宽、介质厚度、过孔尺寸）对时序的影响在高速设计中不可忽视。建议在仿真阶段就引入蒙特卡洛分析，将制造公差纳入裕量计算。

2.5 常见误区与设计复盘