4、高速信号完整性基础：阻抗匹配、差分信号、眼图、抖动、串扰、PCB布局对FPGA接口的影响

在FPGA高速接口设计中，信号完整性（Signal Integrity, SI）是决定系统能否稳定运行的核心因素。当接口速率超过Gbps量级时，PCB走线、连接器、过孔等物理结构对信号的影响已不可忽略。本章围绕阻抗匹配、差分信号、眼图、抖动、串扰及PCB布局六大主题，系统阐述其对FPGA接口设计的影响，并结合工程案例给出可落地的设计方法与排障思路。

4.1 阻抗匹配：高速信号传输的基石

核心原理：高速信号在PCB走线中传播时，若走线特征阻抗与源端、终端阻抗不一致，信号会在阻抗突变处发生反射，导致波形畸变、振铃和过冲。对于FPGA高速接口，常见差分阻抗标准为100Ω（如PCIe、GTH/GTY收发器），单端阻抗通常为50Ω（如DDR地址线）。反射系数由公式 Γ = (Z_L - Z₀) / (Z_L + Z₀) 决定，当Z_L = Z₀时反射为零。

判断方法：使用TDR（时域反射计）测量走线阻抗，观察阻抗曲线是否在目标值±10%范围内。在FPGA设计中，需重点检查连接器、过孔、焊盘等阻抗不连续点。对于差分对，还需保证P/N两线长度差控制在5mil以内，以维持差分阻抗稳定。

4.2 差分信号：抗干扰与低辐射的优选方案

核心原理：差分信号通过一对等幅反相的P/N信号传输数据，接收端检测两线电压差。其优势在于：对外辐射相互抵消，抗共模干扰能力强，且信号摆幅小（如LVDS为350mV），功耗更低。FPGA高速接口（如GTY、JESD204B）普遍采用差分信号标准。

操作流程：设计差分对时，需遵循以下步骤：

1. 确定差分阻抗目标（通常100Ω），根据层叠结构计算线宽和线距。
2. 保持P/N走线等长，误差控制在±5mil内，避免共模转换。
3. 差分对间距至少为线宽的3倍（3W原则），减少相互耦合。
4. 避免跨越分割平面，确保回流路径连续。

4.3 眼图与抖动：信号质量的量化评估

核心原理：眼图通过示波器叠加大量UI（Unit Interval）波形形成，反映信号幅度、时序和噪声的综合表现。关键参数包括：眼高（Eye Height）、眼宽（Eye Width）、抖动（Jitter）和占空比失真。抖动分为随机抖动（Rj，高斯分布）和确定性抖动（Dj，由串扰、ISI等引起），总抖动Tj = Dj + α×Rj（α为与误码率相关的系数）。

判断方法：使用示波器测量眼图时，需设置合适的触发和余辉时间。对于FPGA高速接口，要求眼高≥200mV，眼宽≥0.6UI，Tj≤0.3UI。若眼图不达标，可通过调整预加重/去加重、均衡器（CTLE/DFE）或优化PCB布局来改善。

4.4 串扰：相邻走线的隐形干扰

核心原理：串扰是相邻走线间通过电磁耦合产生的干扰，分为近端串扰（NEXT）和远端串扰（FEXT）。在FPGA高密度布线中，串扰会导致信号幅度衰减和时序偏移，严重时引发误码。串扰大小与线间距、耦合长度、信号边沿速率相关。

操作流程：控制串扰的常用方法包括：

• 遵循3W原则（线间距≥3倍线宽），关键信号可加大至5W。
• 相邻层走线垂直交叉，避免平行走线过长。
• 在敏感信号两侧添加地线隔离，或使用屏蔽地孔。
• 降低信号边沿速率（如使用FPGA的Slew Rate控制）。

4.5 PCB布局对FPGA接口的影响

核心原理：PCB布局决定了信号路径长度、参考平面连续性、电源完整性等关键因素。不合理的布局会导致阻抗不连续、回流路径断裂、电源噪声耦合等问题。FPGA高速接口设计需从层叠规划、器件摆放、走线策略三方面统筹考虑。

判断方法：在布局阶段，需检查以下要点：

1. 高速信号走线是否远离板边（≥3mm）和磁性元件。
2. FPGA的电源引脚是否就近放置去耦电容（如100nF和4.7μF组合）。
3. 时钟芯片是否靠近FPGA的时钟输入引脚，且走线包地。
4. 连接器方向是否便于差分对等长布线。