3、高速接口物理层：差分信号、共模信号、端接方式（串联、并联、AC端接）、驱动能力与接收灵敏度

高速接口的物理层是信号完整性设计的基石。无论是PCIe、USB、HDMI还是以太网，其物理层均基于差分信号架构。本章将深入剖析差分信号与共模信号的本质、端接方式的工程选择、以及驱动能力与接收灵敏度之间的匹配关系。理解这些基础概念，是进行阻抗匹配、眼图调试和链路预算分析的前提。我们将从理论出发，结合工程案例，建立一套完整的物理层分析与优化方法论。

3.1 差分信号与共模信号的核心原理

差分信号由两根物理走线（D+与D-）组成，携带等幅反相的信息。接收端检测的是两线之间的电压差（Vdiff = V+ - V-），而非对地电压。这种架构天然具备抗共模噪声能力：外部电磁干扰（EMI）或地弹噪声会同时耦合到两根线上，形成共模电压（Vcm = (V+ + V-)/2），而差分接收器通过减法运算将其抵消。差分信号还具备更好的电磁兼容性（EMC），因为两根线上的电流方向相反，产生的磁场相互抵消，对外辐射较小。

共模信号虽然不携带有效信息，但其稳定性直接影响信号质量。共模电压的漂移会导致接收端输入共模范围（ICMR）失配，进而引起差分信号失真。在工程中，共模噪声主要来源于：电源地平面噪声、相邻信号串扰、以及驱动端不平衡的输出阻抗。例如，当TX输出阻抗在P和N端存在5%的失配时，就会产生额外的共模分量，该分量在传输过程中会转化为差模噪声，降低眼图高度。

3.2 端接方式的工程选择与对比

端接的目的是吸收反射能量，保证信号完整性。根据端接位置和拓扑，主要分为串联端接、并联端接和AC端接。串联端接（源端端接）在驱动端串联一个电阻（通常为22Ω-33Ω），使源端阻抗与传输线阻抗匹配。其优点是功耗低，不增加直流负载，适用于点对点拓扑。并联端接（负载端端接）在接收端并联一个电阻到地或电源（通常为50Ω或100Ω差分），实现终端匹配。其优点是匹配效果好，但会引入直流功耗，且对驱动能力要求较高。

AC端接是并联端接的改进形式，在电阻基础上串联一个电容（典型值0.1μF）。该电容隔断直流路径，允许交流信号通过，从而消除直流功耗。AC端接特别适用于需要热插拔或低功耗的接口，如SATA和USB。然而，AC端接会引入RC时间常数，影响低频信号分量，导致信号摆幅下降。设计时需确保RC时间常数远大于UI（单位间隔），通常要求RC > 10 × UI。

在高速接口设计中，端接电阻的精度至关重要。例如，PCIe Gen3要求差分端接电阻为100Ω ± 5%，而Gen4/Gen5则要求±3%。电阻的寄生电感应控制在0.2nH以内，否则会在高频段产生谐振。对于并联端接，还需考虑电阻的功率额定值，避免因直流偏置导致过热。

3.3 驱动能力与接收灵敏度的匹配分析

驱动能力（Drive Strength）指TX能够提供的电压摆幅和电流能力。接收灵敏度（Receiver Sensitivity）指RX能够正确识别的最小差分电压幅度。两者必须匹配，否则会导致链路预算不足。例如，PCIe Gen3的TX摆幅典型值为800mVpp，而RX灵敏度为100mVpp，链路预算需覆盖通道损耗、串扰和ISI（码间干扰）。

驱动能力过强会加剧EMI和反射，过弱则无法满足接收端灵敏度要求。在PCB设计中，通常通过调整TX的预加重（Pre-emphasis）和去加重（De-emphasis）来补偿高频损耗。接收端则通过CTLE（连续时间线性均衡）和DFE（判决反馈均衡）来恢复信号。驱动能力与接收灵敏度的匹配，本质上是一个链路预算的闭环优化过程。

3.4 案例拆解：8Gbps SAS接口端接优化

背景与约束：某企业级存储系统采用SAS-3接口（8Gbps），PCB走线长度约12英寸，使用4层板。初始设计采用并联端接（100Ω差分），但测试发现眼图高度仅180mV（规范要求≥220mV），且误码率在高温下超标。

初始现象与数据：使用示波器测量TX端和RX端波形，发现RX端存在明显的振铃（Ringing），幅度约±80mV。TDR测试显示，接收端阻抗在90Ω-110Ω之间波动，说明端接电阻与走线阻抗失配。进一步检查发现，端接电阻封装为0402，其寄生电感约0.5nH，在8Gbps下产生约25Ω的等效阻抗偏移。

分析判断过程：通过仿真（使用ADS或HyperLynx）验证，确认振铃主要来源于端接电阻的寄生电感与接收端输入电容（约1pF）形成的LC谐振。谐振频率约为7GHz，接近基频的奈奎斯特频率（4GHz），导致信号质量恶化。

实际操作步骤：1. 将端接电阻从0402封装改为0201封装，寄生电感降至0.2nH；2. 在端接电阻旁并联一个0.1pF的电容，用于抑制谐振峰值；3. 调整TX去加重系数，从-3.5dB改为-4.5dB，以补偿额外的高频损耗；4. 重新进行TDR验证，确保差分阻抗稳定在100Ω ± 3%。

结果对比：优化后，RX端眼图高度从180mV提升至260mV，眼宽从0.45UI提升至0.58UI。在85℃高温环境下，BER从1×10⁻¹²改善至1×10⁻¹⁵以下，满足系统可靠性要求。

风险与代价：0201电阻的焊接工艺难度增加，需调整钢网开孔设计。并联电容增加了物料成本，但整体影响可控。该方案已通过量产验证。

3.5 常见误区与设计复盘

误区一：认为串联端接电阻值等于传输线阻抗。实际上，串联端接的电阻值应为（传输线阻抗 - 驱动端输出阻抗）。例如，若驱动端输出阻抗为15Ω，传输线阻抗为50Ω，则串联电阻应为35Ω，而非50Ω。

误区二：忽略共模端接。许多设计只关注差分阻抗，而忽略了共模阻抗。对于LVDS接口，共模阻抗通常要求为50Ω（即每根线对地25Ω）。若共模阻抗不匹配，会导致共模噪声转化为差模噪声。

误区三：AC端接电容取值随意。电容过小会导致低频分量丢失，电容过大则失去隔直作用。建议根据最低信号频率计算：C > 1 / (2π × f_min × R)。例如，对于SATA（f_min = 1.5GHz），R=50Ω，则C > 2.1pF，实际取0.1μF远大于该值，但需注意电容的ESR和自谐振频率。

总结复盘：物理层设计的核心是“匹配”二字。从驱动端到接收端，每一处阻抗不连续都会产生反射。建议设计流程为：1. 确定传输线目标阻抗（根据接口规范）；2. 选择端接拓扑（根据功耗和拓扑需求）；3. 仿真验证端接电阻的寄生参数影响；4. 进行TDR实测与眼图测试闭环。只有将理论计算与工程实测结合，才能确保高速链路的长期稳定性。