📚 课程目录第2章信号完整性基础

2. 信号完整性基础：传输线理论、特性阻抗、反射、串扰、时序裕量、眼图、抖动等核心概念

信号完整性（Signal Integrity, SI）分析的核心，是确保信号从驱动端发出后，经过互连链路（封装、焊盘、过孔、走线、连接器）到达接收端时，其电压、时序和相位关系仍能满足接收器的逻辑阈值与时序要求。在高速数字系统中，互连线的物理尺寸已可与信号上升沿对应的空间长度相比拟，此时互连线不再是简单的“导线”，而必须视为具有分布参数的传输线。本章将围绕传输线理论、特性阻抗、反射、串扰、时序裕量、眼图与抖动这七个核心概念展开，建立高速链路分析与优化的底层知识框架。

2.1 传输线理论与特性阻抗

当信号的上升沿时间（Tr）小于信号在互连线上往返传播时延（2×TD）的 2 倍时，互连线必须按传输线处理。传输线的本质是沿走线方向均匀分布的寄生电阻（R）、电感（L）、电导（G）和电容（C）的组合。特性阻抗 Z0 定义为传输线上行波电压与行波电流之比，即 Z0 = √(L/C)（无损近似）。它仅由互连线的几何结构（线宽、线距、介质厚度）和材料介电常数决定，与线长无关。

参数	微带线（表层）	带状线（内层）	影响趋势
Z0 典型范围	50~75 Ω	40~60 Ω	内层更易控
介质 Dk	3.5~4.5	3.8~4.2	Dk↑ → Z0↓
线宽 W	5~8 mil	4~6 mil	W↑ → Z0↓
介质厚度 H	4~6 mil	8~12 mil	H↑ → Z0↑
传输时延	~140 ps/inch	~170 ps/inch	内层更慢

在工程实践中，PCB 叠层设计需保证目标阻抗（如单端 50Ω、差分 100Ω）的连续性与一致性。阻抗不连续点（如过孔残桩、换层处、连接器焊盘）会产生局部反射，导致信号质量劣化。设计时应通过阻抗计算工具（如 Polar SI9000）或场求解器进行预仿真，并在加工后使用 TDR（时域反射计）实测验证。

经验提醒： 对于 DDR 接口，地址/控制信号通常要求单端 40Ω 或 50Ω，数据信号 DQ/DQS 要求差分 80Ω 或 100Ω。叠层设计时需同步考虑参考平面的完整性，避免跨越分割槽，否则回流路径被迫绕行，等效电感增大，不仅恶化阻抗连续性，还会加剧串扰与 EMI。

2.2 反射与端接匹配

反射发生在阻抗不连续界面。反射系数 Γ = (Z_L - Z_0)/(Z_L + Z_0)。当接收端输入阻抗 Z_L 远大于 Z_0（高阻）时，Γ ≈ +1，信号全反射，产生过冲；当 Z_L 远小于 Z_0（低阻）时，Γ ≈ -1，产生下冲。多次反射叠加形成振铃，严重时导致接收端逻辑误判。

反射的典型危害包括：

过冲/下冲： 超过接收器最大额定值，可能损坏输入保护二极管或导致闩锁效应。
振铃： 在逻辑阈值附近反复穿越，造成多次触发或时钟抖动。
单调性劣化： 上升沿出现台阶或回勾，对时钟/使能信号尤其致命。

端接策略选择需结合拓扑结构、驱动能力与功耗预算：

源端串联端接（Rs）： 适用于点对点或菊花链拓扑，Rs 靠近驱动端，吸收二次反射。典型值 Rs = Z0 - Zs（Zs 为驱动输出阻抗）。
远端并联端接（Rt）： 适用于高速点对点，Rt 靠近接收端，下拉到 VTT 或上拉到 VCC。优点是首次反射即被吸收，缺点是直流功耗大。
AC 端接： 串联电容后接地，仅吸收高频分量，适合时钟信号，可降低直流功耗。
差分端接： 在接收端跨接 100Ω 电阻，匹配差分阻抗。

风险提示： 端接电阻的寄生电感（封装与焊盘）在高频下会降低端接效果。0402 封装电阻的寄生电感约 0.5~1 nH，在 1 GHz 时感抗约 3~6Ω，已不可忽略。高速设计建议使用 0201 或 01005 封装，并尽量靠近接收端放置。

2.3 串扰机理与抑制

串扰是相邻信号线之间通过互容（电场耦合）和互感（磁场耦合）产生的能量耦合。受害线上的噪声分为近端串扰（NEXT）和远端串扰（FEXT）。NEXT 幅度与耦合长度相关，但存在饱和长度；FEXT 幅度与耦合长度成正比，且与信号上升沿时间相关。对于微带线，FEXT 通常小于 NEXT；对于带状线，由于介质均匀性较好，FEXT 可被显著抑制。

串扰的工程判断与优化措施：

间距规则： 3W 规则（间距 ≥ 3 倍线宽）可将相邻走线串扰降低约 10 dB，但并非保证，需结合仿真验证。
回流路径： 确保信号线下方有连续参考平面，减小回流面积，降低互感耦合。
层间隔离： 高速信号层之间用地层隔离，避免相邻布线层平行走线。
屏蔽地线： 在敏感信号两侧加地线，但需注意地线过孔间距，防止地线本身成为谐振腔。

  实战场景： 某 8 层 PCB 设计中，DDR4 数据总线 DQ[0:7] 与 DQS 差分对相邻布线，间距仅 2W。仿真显示 DQS 对 DQ 的 NEXT 噪声达 180 mV，超过接收器噪声容限（约 120 mV）。调整方案：将 DQ 与 DQS 间距扩大至 3.5W，并在 DQS 两侧各加一条接地保护线（地线过孔间距 ≤ λ/20），仿真噪声降至 85 mV，满足裕量要求。代价是布线面积增加约 15%，但避免了换层带来的额外过孔阻抗不连续。

2.4 时序裕量与系统时序预算

时序裕量是接收端正确采样所需的建立时间（Tsu）和保持时间（Th）之外的富余量。对于源同步接口（如 DDR），时序预算需考虑：

驱动端时钟到数据输出的偏斜（Tco）
数据与时钟的飞行时间差（Flight Time Skew）
接收端建立/保持时间要求
时钟抖动（Jitter）与数据抖动
片上 PVT（工艺、电压、温度）变化

建立时间裕量 = Tcycle - Tco_max - Tflight_max - Tsu - Tjitter；保持时间裕量 = Tco_min + Tflight_min - Th - Tjitter。工程中需同时满足两个裕量大于 0，并留出至少 50 ps 的设计余量。

判断方法： 在 PCB 布线阶段，通过等长匹配控制数据与时钟的飞行时间差。DDR4 通常要求 DQ 与 DQS 长度差控制在 ±20 mil 以内（约 ±3 ps），地址/命令与时钟 CK 控制在 ±50 mil 以内。但等长并非越短越好，需结合走线层与过孔时延综合计算。

2.5 眼图与抖动分析

眼图是高速串行信号在示波器上以 UI（单位间隔）为周期叠加显示的波形。眼图的关键指标包括：

指标	定义	典型合格标准（PCIe Gen3）
眼高	眼图中心垂直开口幅度	≥ 100 mV
眼宽	眼图中心水平开口宽度	≥ 0.6 UI
眼交叉比	上升/下降沿交叉点位置	40%~60%
确定性抖动 Dj	由 ISI、串扰、电源噪声引起的抖动	≤ 0.3 UI
随机抖动 Rj	热噪声等随机因素，服从高斯分布	≤ 0.15 UI

抖动（Jitter）分为随机抖动（Rj）和确定性抖动（Dj）。Rj 服从高斯分布，随测量时间增长而增大；Dj 又细分为数据相关抖动（DDJ，含 ISI）、周期抖动（PJ）和占空比失真（DCD）。工程中常用 Tj = Dj + n×Rj（n 对应误码率，如 10^-12 时 n≈14）估算总抖动。

眼图闭合的常见原因与排查路径：

高频损耗过大： 检查链路插入损耗 Sdd21，若在奈奎斯特频率处损耗超过 -10 dB，需考虑均衡（CTLE/DFE）或更换低损耗板材。
阻抗不连续： 检查 TDR 曲线，定位过孔或连接器处的反射点。
串扰耦合： 关闭相邻通道后对比眼图，若明显改善则确认串扰源。
电源噪声： 测量 VDD 纹波，若超过 50 mVpp，需优化去耦电容网络。

  案例拆解： 某 25 Gbps NRZ 背板链路，接收端眼图闭合，BER 测试失败。初始现象：眼高仅 45 mV，眼宽 0.4 UI。关键数据：链路总长 32 英寸，过孔 6 个，连接器 2 对。TDR 测试发现连接器焊盘处阻抗跌落至 78Ω（目标 100Ω）。分析判断：连接器焊盘电容过大导致阻抗不连续，产生反射并加剧 ISI。实际操作：优化连接器区域的反焊盘尺寸，增大参考平面间距，使阻抗恢复至 95Ω 以上；同时在接收端开启 CTLE 增益 6 dB。结果对比：眼高提升至 180 mV，眼宽 0.72 UI，BER 达到 10^-15。风险与代价：反焊盘扩大导致布线通道减少，需重新布局部分走线，项目周期增加 3 天。复盘经验：高速连接器选型阶段必须要求供应商提供 S 参数模型，并在设计阶段进行全链路仿真，而非仅依赖经验规则。

2.6 常见误区与设计复盘

在信号完整性基础概念的实际应用中，工程师常陷入以下误区：

误区一： “特性阻抗等于直流电阻”。实际上 Z0 是高频交流参数，与线长无关，而直流电阻与线长成正比。
误区二： “只要等长匹配就能保证时序”。等长只是手段，真正的目标是等时延，需考虑过孔、封装和走线层差异。
误区三： “端接电阻越靠近驱动端越好”。源端串联端接应靠近驱动端，但并联端接必须靠近接收端，否则反射吸收效果大打折扣。
误区四： “眼图不好就加均衡”。均衡只是补偿手段，若根源是阻抗不连续或串扰，加均衡只会掩盖问题，增加功耗与复杂度。

总结本章核心：信号完整性分析的本质是管理互连链路的阻抗、耦合与时序三大要素。设计者应建立“仿真驱动设计”的思维，在原理图阶段就进行预布局与拓扑评估，在 PCB 阶段结合叠层与规则进行迭代优化，最终通过 TDR、VNA 和示波器实测验证闭环。只有将传输线理论、反射控制、串扰抑制、时序预算、眼图与抖动分析融会贯通，才能系统性地解决高速接口设计中的信号质量问题。