4、SerDes系统概述：SerDes工作原理、PAM4与NRZ调制、速率演进、常见标准（PCIe、USB、以太网等）对仿真的要求
SerDes（Serializer/Deserializer，串行器/解串器）是现代高速数字系统的物理层核心，它将并行数据转换为高速串行比特流进行传输，并在接收端恢复为并行数据。从PCIe到USB、从以太网到光纤通道，几乎所有超过1Gbps的接口都依赖SerDes技术。理解SerDes的工作原理、调制方式与速率演进，是进行信号完整性（SI）仿真的前提——因为仿真模型的建立、通道损耗预算的分配、均衡器参数的设定，都直接取决于SerDes的架构与调制格式。本节将系统梳理SerDes的核心机制、PAM4与NRZ的差异、速率演进路径，以及主流标准对仿真流程的具体约束。
4.1 SerDes工作原理：从并行到串行的转换
SerDes的核心功能是将宽位并行数据（如32位、64位）转换为高速串行比特流，通过一对差分线（或光通道）传输，再在接收端恢复为并行数据。这一转换过程解决了传统并行总线在高速下的三大瓶颈：时钟偏斜（Clock Skew）、串扰耦合和PCB布线资源消耗。
发送端（TX）的典型信号链包括：并行数据寄存器 → 加扰器（Scrambler）→ 编码器（如8b/10b、64b/66b、128b/130b）→ 并串转换器 → 预加重/去加重（De-emphasis）或FFE均衡 → 驱动器。其中，编码器的作用是保证DC平衡和足够的跳变密度，便于接收端时钟恢复。加扰器则用于避免重复图案导致的频谱尖峰。
接收端（RX）的信号链为：输入缓冲 → CTLE（连续时间线性均衡）→ 自适应DFE（判决反馈均衡）→ CDR（时钟数据恢复）→ 串并转换 → 解码/解扰 → 并行数据输出。CDR从数据边沿中提取时钟，并调整采样相位以对准眼图中心。
从仿真角度看，SerDes的收发链路被抽象为IBIS-AMI（Algorithmic Modeling Interface）模型。该模型将模拟前端（模拟波形）与算法行为（均衡、CDR）分离，允许在系统级仿真中快速评估通道与均衡的联合效果。仿真时，TX的FFE抽头系数、RX的CTLE增益/极点、DFE抽头数量等参数，直接决定了通道损耗的补偿能力。
4.2 PAM4与NRZ调制：速率翻倍与信噪比代价
NRZ（Non-Return-to-Zero，即PAM2）在每个UI（Unit Interval）内传输1比特，使用高/低两个电平。PAM4则在相同UI内使用4个电平（00、01、11、10），传输2比特，因此速率翻倍而无需提高波特率。然而，PAM4的电平间距仅为NRZ的1/3，在相同峰峰摆幅下，信噪比（SNR）理论上降低约9.6dB（20log₁₀3）。这意味着PAM4对通道损耗、串扰、反射和电源噪声的容忍度显著下降。
从仿真角度，PAM4与NRZ的差异体现在以下方面：
| 对比维度 | NRZ (PAM2) | PAM4 | 对仿真的影响 |
|---|---|---|---|
| 电平数 | 2 | 4 | PAM4需仿真3个眼图（上/中/下） |
| 信噪比 | 基准 | 降低约9.6dB | 通道损耗预算需更严格 |
| 误码率 | BER < 1e-12 | BER < 1e-6（需FEC纠错） | 仿真需包含FEC前/后BER对比 |
| 均衡复杂度 | CTLE+DFE即可 | 需MLSD或高阶DFE | AMI模型算法部分更复杂 |
| 抖动容忍 | 较高 | 较低（电平间串扰更敏感） | 抖动分解需更精细 |
在仿真实践中，PAM4的通道评估不能简单沿用NRZ的“眼高/眼宽”标准。PAM4的三个眼图具有不同的张开度，中间眼（对应电平1→2）通常最差。此外，PAM4对非线性效应（如TX输出级压缩、RX前端饱和）更敏感，仿真时需考虑这些非线性因素。
4.3 速率演进与常见标准对仿真的要求
高速串行接口的速率演进遵循“每代翻倍”的规律，但不同标准在编码方式、均衡架构和仿真要求上各有差异。下表汇总了主流标准的关键参数与仿真关注点：
| 标准 | 速率演进 | 调制方式 | 编码 | 仿真核心要求 |
|---|---|---|---|---|
| PCIe | Gen1 2.5 → Gen2 5 → Gen3 8 → Gen4 16 → Gen5 32 → Gen6 64 GT/s | Gen1-5: NRZ; Gen6: PAM4 | 8b/10b → 128b/130b | 通道损耗、回波损耗、串扰、电源纹波；Gen6需PAM4眼图+BER |
| USB | USB3.0 5 → 3.1 10 → 3.2 20 → USB4 40 → USB4v2 80 Gbps | NRZ (USB4 Gen3); PAM3 (USB4v2) | 128b/132b | 连接器+线缆+PCB全链路仿真；回波损耗要求严格 |
| 以太网 | 10G → 25G → 50G → 100G → 200G → 400G (每通道速率) | NRZ (≤25G); PAM4 (≥50G) | 64b/66b → RS-FEC | 长距离通道（背板/线缆）损耗预算；FEC增益需计入 |
| DDR (并行) | DDR4 3200 → DDR5 6400 MT/s | NRZ (伪差分) | — | 虽非SerDes，但仿真方法类似；关注时序裕量 |
PCIe对仿真的特殊要求：PCIe标准定义了完整的通道合规性测试流程，包括发送端眼图模板、接收端抖动容忍、以及通道S参数限值。仿真时需使用IBIS-AMI模型，并按照PCIe Base Spec中的参考通道模型进行校准。PCIe Gen5/Gen6还引入了LTSSM状态机对均衡训练过程的仿真需求，这超出了传统SI仿真的范畴，需要协同仿真。
以太网对仿真的特殊要求：IEEE 802.3标准（如50G/100G/200G/400G）对PAM4链路规定了RS-FEC（Reed-Solomon前向纠错）机制。仿真时需区分FEC前BER（如1e-4）与FEC后BER（如1e-15）。通道损耗预算可以放宽，但必须验证FEC纠错后的有效BER。此外，以太网标准还定义了发送端TDEC（发射机色散眼图闭合）指标，用于量化均衡后眼图质量。
USB对仿真的特殊要求：USB4引入了基于Thunderbolt的通道架构，支持有源线缆和重定时器（Retimer）。仿真时需考虑多段通道的级联效应，以及重定时器对信号恢复的影响。USB4v2采用PAM3调制（3电平），这是介于NRZ和PAM4之间的折中方案，仿真时需注意其独特的眼图模板。
4.4 案例拆解：PCIe Gen5通道仿真中的损耗预算与均衡配置
某服务器主板设计需要支持PCIe Gen5（32GT/s）的M.2接口到CPU的链路，PCB走线长度约12英寸，经过2个过孔和1个连接器。初始仿真显示，通道插入损耗在16GHz处达到-23dB，超过PCIe Gen5规范建议的-20dB@16GHz限值。若不优化，链路将无法满足BER<1e-12的要求。
分析过程：首先，提取通道的4端口S参数，确认损耗主要来源：走线介质损耗占60%，过孔阻抗不连续占25%，连接器占15%。其次，检查TX/RX均衡能力：TX支持3-tap FFE（预加重+去加重），RX支持CTLE（增益范围0-12dB）+ 5-tap DFE。在AMI仿真中，初始配置为TX FFE = [-0.2, 0.8, -0.1]，CTLE增益=6dB，DFE抽头=3。仿真结果眼高仅28mV，眼宽0.42UI，BER约1e-8，不达标。
优化步骤：
- 调整TX FFE：将FFE系数优化为[-0.35, 0.75, -0.15]，增强高频预加重，补偿通道损耗。仿真眼高提升至45mV。
- 增加CTLE增益：将CTLE增益调至10dB，并调整峰值频率至12GHz（接近奈奎斯特频率16GHz的75%）。眼高进一步升至58mV。
- 增加DFE抽头：将DFE抽头从3增至5，用于消除长尾反射。眼高达到72mV，眼宽0.48UI。
- 优化过孔设计：将过孔残桩从12mil缩短至6mil，并在过孔附近增加回流地过孔。重新提取S参数后，16GHz损耗降至-19.5dB。
结果对比：最终仿真BER<1e-15，眼高85mV，眼宽0.52UI，满足PCIe Gen5规范。同时，通过浴缸曲线（Bathtub Curve）验证了在1e-12 BER下的时间裕量约为0.18UI。
复盘经验：PCIe Gen5仿真中，均衡参数与通道优化需协同迭代。单纯依赖均衡无法弥补过大的通道损耗（超过-25dB时即使最强均衡也难达标）。建议在PCB设计阶段就进行损耗预算控制，预留至少3dB的设计余量。此外，仿真时需注意TX FFE系数的归一化约束（所有系数值之和≤1），避免超出驱动器的实际摆幅能力。
4.5 常见误区与总结复盘
在SerDes系统仿真中，以下误区需要特别警惕：
- 误区一：忽略编码开销。实际有效数据速率需除以编码效率（如128b/130b的效率为98.46%）。仿真时若直接使用原始比特率，会低估通道损耗。
- 误区二：将NRZ眼图标准套用于PAM4。PAM4的眼高/眼宽定义不同，且需分别评估三个子眼。中间眼的裕量通常最小，应作为设计瓶颈。
- 误区三：忽视电源噪声的影响。SerDes对电源纹波非常敏感，尤其是PAM4。仿真时需叠加PDN（电源分配网络）的阻抗曲线，评估SSN（同步开关噪声）对抖动的影响。
- 误区四：过度依赖均衡。均衡可以补偿通道损耗，但无法消除反射引起的符号间干扰（ISI）中的非线性成分。过孔、连接器处的阻抗不连续应尽量在版图阶段优化。
- 误区五：未考虑温度与工艺角。IBIS-AMI模型通常提供典型值，但实际芯片在不同温度（0-100°C）和工艺角（SS/TT/FF）下，均衡能力会变化。建议进行PVT（工艺-电压-温度）扫描仿真。
综上所述，SerDes系统仿真要求工程师深入理解调制方式、均衡架构和标准规范。PAM4的引入虽然提升了速率，但也带来了更严苛的SNR挑战。掌握NRZ与PAM4的仿真差异，熟悉PCIe、USB、以太网等标准的特定要求，是进行高效、准确信号完整性仿真的基础。在实际项目中，应结合通道设计、均衡配置和标准合规性进行综合评估，确保链路在量产环境下的可靠性。