2、信号完整性基础：传输线理论、阻抗匹配、反射、串扰、损耗、抖动与眼图的基本概念

高速串行链路仿真（如PCIe、USB、SerDes）的底层物理本质，是电磁波在互连介质中的传播与控制。当数据速率进入Gbps量级，信号的波长缩短至厘米甚至毫米量级，PCB走线、连接器、过孔等互连结构不再表现为简单的“导线”，而是具有分布参数的传输线。本章围绕信号完整性的六大核心主题——传输线理论、阻抗匹配、反射、串扰、损耗、抖动与眼图，建立从物理原理到工程量化判断的完整知识框架。这些概念是后续IBIS-AMI模型建模、通道仿真与均衡器设计的基础。

2.1 传输线理论与特性阻抗

核心原理：从集总参数到分布参数

当信号的上升沿时间（Tr）小于信号在互连线上往返传播延迟（2×Td）的2倍时，互连必须被视为传输线。工程经验判据为：走线长度 L > Tr / (6×Vp)（Vp为传播速度），此时走线的分布电感和分布电容不可忽略。传输线的核心参数是特性阻抗 Z₀，定义为行波电压与电流之比：

Z₀ = √(L₀ / C₀)   （无损传输线近似）
其中 L₀ = 单位长度电感 (nH/inch)
      C₀ = 单位长度电容 (pF/inch)

对于微带线（Microstrip）和带状线（Stripline），Z₀ 由线宽、介质厚度、介电常数 εr 决定。PCB 工厂通常控制单端 50Ω ±10%、差分 100Ω ±10%。在高速 SerDes 设计中，差分阻抗的连续性比值更重要。

判断方法：TDR 阻抗测量

时域反射计（TDR）是验证传输线阻抗的黄金标准。TDR 发送一个快沿阶跃脉冲（典型 Tr=35ps），观察反射波形：

1. 阻抗偏高（Z > Z₀）：反射系数为正，TDR 波形上凸
2. 阻抗偏低（Z < Z₀）：反射系数为负，TDR 波形下凹
3. 阻抗突变点：过孔、连接器、线宽变化处出现尖峰

在仿真阶段，使用 3D 场求解器（如 HFSS、SIwave）提取 S 参数，再转换为 TDR 曲线，可以提前发现阻抗不连续点。

案例拆解：25Gbps 背板过孔阻抗优化

背景：某 25Gbps 背板设计中，过孔残桩（Stub）导致阻抗从 100Ω 跌至 78Ω，反射严重。

分析：过孔残桩长度 12mil，在 25Gbps 下形成约 0.5pF 寄生电容，等效阻抗降低。

优化措施：

• 使用背钻工艺去除残桩，残桩长度控制在 5mil 以内
• 优化过孔反焊盘（Anti-pad）直径，从 28mil 增大至 36mil，降低寄生电容
• 在过孔两侧添加回流地过孔，改善返回路径

结果：优化后 TDR 阻抗从 78Ω 恢复至 96Ω，眼图高度提升 22%，误码率从 1e-8 改善至 1e-12 以下。

2.2 阻抗匹配与反射控制

核心原理：反射系数与多次反射

当信号遇到阻抗不连续时，一部分能量被反射。反射系数定义为：

Γ = (Z_L - Z₀) / (Z_L + Z₀)

其中 Z_L 为负载阻抗，Z₀ 为传输线特性阻抗。当 Z_L = Z₀ 时，Γ=0，无反射。在 SerDes 链路中，发射端输出阻抗（通常 40-50Ω）、传输线 Z₀、接收端端接阻抗（通常 50Ω 或 100Ω 差分）三者需要匹配。实际设计中，发射端通常采用源端串联端接（如 33Ω 串联电阻 + 17Ω 驱动器输出阻抗 = 50Ω），接收端采用并联端接（如 50Ω 到地或 100Ω 差分）。

判断方法：反射对信号的影响评估

反射造成的典型问题包括：

• 振铃（Ringing）：欠阻尼振荡，导致过冲/下冲
• 台阶（Staircase）：多次反射形成阶梯波形
• 码间干扰（ISI）：反射波叠加到后续码元

工程上使用 S11（回波损耗）和 S22 评估反射，要求 S11 < -15dB（对应反射系数 < 0.18）。在时域中，观察 TDR 波形中超过 ±10% 阻抗偏差的位置即为需要优化的点。

实战场景：连接器阻抗匹配调试

场景：某 PCIe Gen4 通道使用板对板连接器，实测 S11 在 8GHz 处达到 -8dB，反射严重。

排查过程：

1. 使用 TDR 定位到连接器引脚处阻抗降至 82Ω
2. 检查连接器焊盘，发现焊盘宽度 0.4mm，远大于走线宽度 0.2mm，形成额外电容
3. 优化焊盘下方参考平面挖空（Stub removed），减小寄生电容
4. 在连接器两侧各加 2 个接地过孔，改善回流

结果：S11 改善至 -18dB@8GHz，眼宽增加 15ps，满足 PCIe Gen4 规范要求。

2.3 串扰：耦合机制与抑制

核心原理：近端串扰与远端串扰

串扰是相邻信号线之间的电磁耦合。根据耦合位置分为：

• 近端串扰（NEXT）：耦合到受害线靠近攻击线驱动端的一侧。NEXT 幅度与耦合长度成正比，饱和后不再增加。
• 远端串扰（FEXT）：耦合到受害线远端。FEXT 幅度与耦合长度和信号上升沿速度相关，表现为窄脉冲。

对于微带线，FEXT 通常比 NEXT 更严重，因为远端耦合波与主信号同向传播，持续叠加。带状线由于上下参考平面约束，FEXT 较小。

判断方法：串扰预算与 3W 原则

工程上常用 3W 原则：信号线间距 ≥ 3 倍线宽时，串扰可控制在 5% 以内。但 10Gbps 以上速率，3W 可能不够，需要 5W 或加屏蔽地线。仿真中通过 S 参数的 S21（插入损耗）和 S41（远端串扰）评估，要求 FEXT < -40dB。

案例拆解：DDR4 总线串扰优化

背景：DDR4 数据总线 DQ[0:7] 与 DQS 差分对相邻，出现数据眼图塌陷。

分析：DQ 线间距 0.15mm（约 1.5W），DQS 差分对与 DQ 平行走线长度 1.2 英寸，FEXT 严重。

优化：

• 将 DQ 与 DQS 间距增大至 0.3mm（3W）
• 在 DQ 与 DQS 之间插入地线（GND guard trace），间距 0.2mm
• 将 DQS 差分对改为带状线走线

结果：FEXT 从 -28dB 改善至 -45dB，数据眼高提升 18%，DDR4-3200 时序裕量增加 25ps。

2.4 损耗：频率相关的衰减

核心原理：导体损耗与介质损耗

通道损耗随频率增加而增大，主要来源：

• 导体损耗（αc）：趋肤效应使有效导电面积减小，电阻随 √f 增大。铜箔粗糙度会进一步增加损耗。
• 介质损耗（αd）：介质材料的极化损耗，与频率成正比，由损耗因子 Df（Dissipation Factor）决定。

总损耗 IL(f) = αc·√f + αd·f   （dB/inch）
典型值：FR4 在 10GHz 时约 1.5-2.0 dB/inch
         Megtron6 在 10GHz 时约 0.5-0.8 dB/inch

判断方法：S 参数与损耗分解

使用矢量网络分析仪（VNA）测量 S21 幅频响应，观察损耗曲线斜率。若损耗随频率线性增长，说明介质损耗主导；若随 √f 增长，说明导体损耗主导。在仿真中，可以通过对比不同粗糙度模型（如 Huray 模型）来校准。

实战场景：56Gbps PAM4 通道损耗预算

场景：56Gbps PAM4 链路（Nyquist=14GHz），通道总长 15 英寸，使用 FR4 与 Megtron6 对比。

计算：

• FR4：IL@14GHz ≈ 1.8 dB/inch × 15 = 27dB → 超出预算，不可用
• Megtron6：IL@14GHz ≈ 0.7 dB/inch × 15 = 10.5dB → 可用，但需配合均衡

结论：选择 Megtron6 材料，并在接收端使用 3 抽头 DFE 均衡，最终眼图张开度满足 IEEE 802.3bs 规范。

2.5 抖动与眼图：信号质量的最终度量

核心原理：抖动的分类与预算

抖动是信号边沿偏离理想位置的时域偏差，分为：

• 随机抖动（RJ）：高斯分布，由热噪声、散粒噪声引起，均方根值（RMS）描述，随测量时间无限增长。
• 确定性抖动（DJ）：有界分布，包括 ISI（码间干扰）、串扰、电源噪声引起的周期性抖动（PJ）和占空比失真（DCD）。

总抖动（TJ）通常按 BER=1e-12 预算：TJ = DJ + 14×RJ（14 对应 1e-12 的 Q 因子）。眼图是抖动与幅度的联合统计视图：眼高（Eye Height）反映幅度裕量，眼宽（Eye Width）反映时间裕量。

判断方法：眼图模板与浴盆曲线

眼图模板（Eye Mask）定义了合规区域，如 PCIe Gen4 要求眼高 ≥ 25mV、眼宽 ≥ 0.3UI。浴盆曲线（Bathtub Curve）以 BER 为纵轴、采样位置为横轴，直观显示抖动预算。当 BER=1e-12 时，左右两条曲线之间的宽度即为总抖动裕量。

案例拆解：25Gbps 链路抖动分解与优化

背景：某 25Gbps 光模块电接口测试，眼图闭合，BER 无法达到 1e-12。

测量与分析：

1. 使用示波器测量眼图，眼高仅 45mV（要求 ≥ 100mV）
2. 抖动分解：RJ=1.2ps，DJ=18ps（其中 ISI 占 12ps，PJ 占 4ps，DCD 占 2ps）
3. ISI 主要来自 PCB 走线损耗（IL@12.5GHz=14dB）

优化措施：

• 在接收端启用 CTLE（连续时间线性均衡），增益 6dB@12.5GHz
• 优化发射端去加重（De-emphasis），预加重 3.5dB
• 改善电源去耦，降低 PJ 至 1.5ps

结果：眼高提升至 110mV，TJ 从 28ps 降至 16ps，BER 达到 1e-14，满足规范。

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