第二章 ARM Cortex-M内核基础：Cortex-M3/M4/M7架构特点、寄存器模型、工作模式、中断与异常机制、存储器映射
STM32系列微控制器之所以能在工业控制、物联网终端、消费电子等领域占据主导地位，其根本原因在于它基于ARM Cortex-M内核构建。无论是入门级的Cortex-M0，还是主流的M3/M4，乃至高性能的M7，理解内核的运作机制是驾驭STM32的“内功心法”。本章将深入剖析Cortex-M3/M4/M7的架构差异、寄存器模型、工作模式、中断异常机制以及存储器映射，帮助读者从“调用库函数”的层面，上升到“理解硬件行为”的层面。
上图展示了Cortex-M内核的核心组成与存储器布局。从宏观视角看，Cortex-M处理器由“处理器核心”、“总线矩阵”、“NVIC中断控制器”以及“存储器映射”四大块构成。处理器核心负责执行指令，总线矩阵负责连接核心与各类存储器/外设，NVIC负责管理中断优先级与嵌套，而存储器映射则定义了4GB地址空间中每个区域的用途。理解这张图，就掌握了Cortex-M内核的骨架。
2.1 架构特点：从M3到M7的演进与差异
核心原理：Cortex-M3是ARM公司针对嵌入式深度控制应用推出的第一代M系列内核，它取代了经典的ARM7TDMI，引入了纯Thumb-2指令集、硬件除法器、位带操作和NVIC。Cortex-M4在M3的基础上增加了DSP（数字信号处理）指令和可选的单精度FPU（浮点运算单元），使其能够处理音频、电机控制等需要数学运算的场景。Cortex-M7则是高性能代表，采用了六级流水线、分支预测、AXI总线接口和可选的TCM（紧耦合内存），主频可以做到400MHz以上，性能接近入门级应用处理器。
判断方法：选择哪款内核，取决于应用场景的算力需求。如果只是做简单的I/O控制、协议转换，M3足够；如果需要做PID控制、FFT、音频滤波，M4的DSP指令和FPU能大幅提升效率；如果涉及复杂的AI推理、GUI渲染、高速信号处理，M7是更合适的选择。从功耗角度看，M3最低，M7最高。
| 特性 | Cortex-M3 | Cortex-M4 | Cortex-M7 |
|---|---|---|---|
| 流水线 | 3级 | 3级 | 6级 |
| DSP指令 | 无 | 有 | 有（增强） |
| FPU | 无 | 单精度（可选） | 单/双精度（可选） |
| 总线接口 | AHB-Lite | AHB-Lite | AXI + TCM |
| 分支预测 | 无 | 无 | 有 |
| 典型主频 | ≤180MHz | ≤240MHz | ≤480MHz |
| 性能 (DMIPS/MHz) | 1.25 | 1.25 | 2.14 |
2.2 寄存器模型：R0-R15与特殊寄存器
核心原理：Cortex-M内核拥有16个32位通用寄存器（R0-R12为数据操作寄存器，R13为堆栈指针SP，R14为链接寄存器LR，R15为程序计数器PC）和一组特殊寄存器（xPSR、PRIMASK、FAULTMASK、BASEPRI、CONTROL）。与ARM7不同，Cortex-M的寄存器模型是“银行化”的，即在不同模式下，SP和某些寄存器可能有物理上的多个副本。例如，线程模式使用PSP（进程堆栈指针），处理模式使用MSP（主堆栈指针）。
操作流程：在C语言开发中，我们通常不直接操作这些寄存器，但理解它们对调试和RTOS（实时操作系统）移植至关重要。例如，当发生中断时，硬件会自动将xPSR、PC、LR、R12、R3-R0压入当前使用的堆栈，中断返回时自动弹出。如果使用RTOS，任务切换时需要手动保存和恢复R4-R11。
// 示例：使用内联汇编读取CONTROL寄存器（判断当前使用的堆栈指针）
__asm volatile("MRS r0, CONTROL");
// 返回值：bit[1] = 0 表示使用MSP，1 表示使用PSP案例拆解：假设你在调试一个跑飞（HardFault）的程序。通过查看寄存器窗口，发现PC指针指向了0x0800_0000以外的地址，且LR值为0xFFFFFFF9。这个LR值是一个“EXC_RETURN”特殊值，表示异常返回后要回到线程模式并使用MSP。通过分析压栈的PC值，可以定位到触发异常的指令地址，从而回溯代码逻辑。
2.3 工作模式与特权级别
核心原理：Cortex-M处理器有两种工作模式：线程模式（Thread Mode）和处理模式（Handler Mode）。线程模式用于执行普通应用程序代码，而处理模式专门用于执行中断服务函数（ISR）和异常处理。同时，内核还区分特权级别（Privileged）和非特权级别（Unprivileged）。特权级可以访问所有资源，非特权级则受限，这为操作系统保护自身提供了硬件基础。
判断方法：通过CONTROL寄存器的bit[0]可以控制线程模式的特权级别。当CONTROL[0]=0时，线程模式运行在特权级；当CONTROL[0]=1时，线程模式运行在非特权级。处理模式始终运行在特权级。复位后，处理器默认进入线程模式特权级。
- 线程模式 + 特权级：裸机开发（Bare-Metal）的默认状态，所有操作不受限。
- 线程模式 + 非特权级：运行RTOS的用户任务，通过SVC（系统服务调用）指令请求内核服务。
- 处理模式 + 特权级：执行中断和异常处理，包括RTOS的PendSV（可挂起系统调用）和SysTick（系统节拍）中断。
2.4 中断与异常机制：NVIC与向量表
核心原理：Cortex-M内核将中断和异常统一编号，共支持240个外部中断（IRQ）和15个系统异常（如Reset、NMI、HardFault、MemManage、BusFault、UsageFault、SVCall、PendSV、SysTick）。NVIC负责管理这些中断的使能、挂起、优先级和唤醒。与传统的ARM7中断控制器不同，Cortex-M的NVIC支持中断嵌套，即高优先级中断可以打断低优先级中断的执行。
操作流程：中断响应流程如下：外设触发中断信号 → NVIC根据优先级仲裁 → 处理器完成当前指令 → 压栈（xPSR, PC, LR, R12, R3-R0）→ 从向量表加载中断服务函数地址到PC → 执行ISR → 出栈恢复现场 → 返回被中断的代码。
案例拆解：假设系统使用UART接收不定长数据。我们开启UART的接收中断，并在ISR中将数据存入环形缓冲区。当接收完一帧数据（例如检测到换行符）时，在ISR中设置一个标志位。主循环检测到标志位后，处理完整数据帧。这种“中断收集数据 + 主循环处理数据”的模式是嵌入式开发中最常用的架构。
| 异常类型 | 优先级 | 触发方式 | 典型用途 |
|---|---|---|---|
| Reset | -3（最高） | 上电/复位 | 系统启动 |
| NMI | -2 | 外部不可屏蔽中断 | 紧急事件（如掉电检测） |
| HardFault | -1 | 未处理的错误 | 错误捕获 |
| MemManage | 可编程 | MPU违规 | 内存保护 |
| BusFault | 可编程 | 总线错误 | 访问非法地址 |
| UsageFault | 可编程 | 未定义指令 | 代码错误 |
| SVCall | 可编程 | SVC指令 | 系统服务调用 |
| PendSV | 可编程 | 软件触发 | RTOS任务切换 |
| SysTick | 可编程 | 系统节拍定时器 | RTOS时基 |
2.5 存储器映射：4GB地址空间的秘密
核心原理：Cortex-M内核将4GB的地址空间划分为固定的区域。0x0000_0000 - 0x1FFF_FFFF 为代码区（Code），通常连接内部Flash；0x2000_0000 - 0x3FFF_FFFF 为SRAM区；0x4000_0000 - 0x5FFF_FFFF 为片上外设区；0x6000_0000 - 0x9FFF_FFFF 为外部RAM/ROM区；0xE000_0000 - 0xFFFF_FFFF 为私有外设区（包含NVIC、MPU、FPU等）。这种固定映射使得编译器可以生成高效的地址访问指令。
操作流程：在STM32中，通过修改链接脚本（.ld文件）或分散加载文件（.sct）来指定代码和数据存放的位置。例如，将关键函数放在RAM中运行以提高速度，或者将只读数据放在外部Flash中。
// 示例：将变量定义在指定SRAM地址（使用__attribute__）
uint8_t buffer[1024] __attribute__((section(".ARM.__at_0x20000000")));案例拆解：某产品需要存储大量日志数据，内部Flash不够用。方案是外扩一片SPI NOR Flash（如W25Q64），将其映射到外部存储器区。通过SPI接口读写，虽然速度不如内部Flash，但容量大、成本低。在代码中，需要实现SPI Flash的驱动，并设计磨损均衡算法以延长Flash寿命。