数字信号处理基础：采样定理、量化误差、离散时间信号与系统、Z变换与傅里叶变换核心概念
在DSP与FPGA硬件实现课程中，数字信号处理基础是连接数学理论与硬件架构的桥梁。FPGA工程师若不能深刻理解采样定理、量化误差、离散系统分析以及Z变换与傅里叶变换的物理含义，将难以正确设计FIR/IIR滤波器、DDC/DUC（数字下变频/上变频）以及FFT处理器。本章将聚焦于这些核心概念，并重点阐述它们在FPGA实现中的具体映射与工程约束，帮助读者建立从理论到RTL代码的完整认知链路。
上图展示了从模拟信号到FPGA数字处理的完整链路。在后续内容中，我们将逐一拆解每个环节的数学本质与硬件实现要点，重点强调那些在仿真中看似正确、但上板后却导致性能劣化的“隐形陷阱”。
2.1 采样定理：从奈奎斯特到带通采样与FPGA时钟策略
核心原理：频谱的周期延拓与混叠
采样定理的数学本质是：对带限信号x(t)以采样周期T_s=1/f_s进行理想采样，其频谱X_s(f)是原频谱X(f)以f_s为周期的无限延拓。当f_s < 2B（B为信号最高频率）时，延拓后的频谱分量相互重叠，产生不可恢复的混叠失真。在FPGA系统中，ADC前的抗混叠滤波器（通常为椭圆或切比雪夫滤波器）的阶数选择直接决定了过渡带宽度，进而影响系统成本与延迟。
带通采样与欠采样技术
对于中心频率f_c远大于信号带宽B的带通信号，无需满足f_s ≥ 2f_c，只需满足f_s ≥ 2B且采样后频谱不发生混叠即可。带通采样的频率选择公式为：
2f_c/(m+1) ≤ f_s ≤ 2f_c/m (m为正整数，且f_s ≥ 2B)在FPGA实现中，带通采样常用于雷达中频信号直接采样。但需注意，欠采样会将高频信号搬移到低频，同时也会将带外噪声和镜像频率混叠进来，因此对ADC前端的带通滤波器矩形系数要求极高。
案例拆解：雷达中频信号采样率选择
背景与约束：某脉冲多普勒雷达中频信号中心频率f_c=60MHz，信号带宽B=5MHz，ADC最大采样率125MSPS，要求FPGA后续处理无需额外数字下变频即可获得基带I/Q数据。
分析过程：根据带通采样公式，取m=5，则f_s范围计算如下：
2×60/(5+1) = 20 MHz ≤ f_s ≤ 2×60/5 = 24 MHz但20-24MHz采样率远低于ADC最大能力，且后续FFT处理点数较多。进一步取m=2，则f_s范围：
2×60/3 = 40 MHz ≤ f_s ≤ 2×60/2 = 60 MHz选择f_s=50MHz，此时信号被搬移到10MHz中频（f_c - f_s = 10MHz），满足后续数字下变频需求。
实际操作与结果：在FPGA中配置ADC采样率为50MHz，使用NCO产生10MHz本振进行混频，经CIC抽取滤波后得到基带信号。实测SNR比理论值低约2dB，分析发现是ADC时钟抖动（约0.5ps RMS）导致的采样噪声增加。通过更换低抖动时钟芯片（抖动降至0.2ps），SNR恢复至理论值附近。
常见误区与复盘
- 误区一：认为采样率越高越好。实际上，过采样会增加FPGA处理压力，且对模拟前端带宽要求更高，可能引入更多带外噪声。
- 误区二：忽略ADC前端RC滤波器的截止频率。该滤波器不仅用于抗混叠，还影响输入阻抗匹配和噪声系数。
- 复盘经验：在FPGA调试中，若发现输出频谱出现“镜像”分量，首先检查采样时钟是否干净，其次检查ADC输入是否过驱或欠驱。
2.2 量化误差与动态范围：从理论SNR到定点实现
核心原理：量化噪声模型与信噪比
理想N位ADC的量化误差e[n]在[-Δ/2, Δ/2]内均匀分布（Δ=FSR/2^N），其方差为Δ²/12。对于满量程正弦波输入，理论信噪比SNR = 6.02N + 1.76 dB。但在FPGA内部进行定点运算时，每次乘法/加法都会引入新的量化误差，且误差累积方式与算法结构密切相关。
| 参数 | 理论值 | FPGA实现注意点 |
|---|---|---|
| 量化噪声功率 | Δ²/12 | 与LSB大小直接相关，决定本底噪声 |
| 满量程SNR | 6.02N+1.76 dB | 需考虑ADC实际有效位数ENOB |
| 过采样增益 | 每2倍过采样+3dB | 配合数字低通滤波器实现 |
| 噪声整形 | Σ-Δ调制器 | 将量化噪声推向高频，需数字抽取滤波 |
FPGA定点化策略与误差控制
在FPGA中，浮点运算资源昂贵，通常采用定点数。定点化过程需确定：字长（整数位+小数位）、舍入方式（截断/四舍五入/收敛舍入）、溢出处理（饱和/环绕）。对于FIR滤波器，系数量化误差会导致频率响应偏差，通常系数字长需比输入数据字长多4-8位以保证阻带衰减指标。
// 定点乘法示例：16bit输入 × 16bit系数 = 32bit乘积
// 保留高16bit作为输出，需考虑舍入与饱和
wire signed [31:0] product = $signed(data_in) * $signed(coeff);
wire signed [15:0] data_out = product[31:16]; // 简单截断案例拆解：16位ADC与FPGA内部字长匹配
场景：使用ADI AD9653（16bit、125MSPS）采集信号，FPGA内部进行256点FFT处理。要求FFT输出信噪比不低于70dB。
分析：ADC理论SNR为6.02×16+1.76=98.1dB，但实际ENOB通常为13.5bit（SNR≈83dB）。FFT处理中，蝶形运算每级可能引入0.5LSB的舍入噪声，256点FFT共8级，噪声累积约增加4.5dB。因此，FFT内部数据字长需至少比输入宽4bit。
实施：将FFT IP核配置为输入16bit，旋转因子18bit，中间数据20bit，输出18bit。实测FFT输出SNR为78dB，满足要求。若将中间数据改为16bit，SNR降至68dB，无法满足指标。
常见误区与总结
- 误区：认为ADC位数越高越好。实际上，FPGA内部处理字长不足会“淹没”ADC的高位数优势。
- 误区：忽略直流偏置对动态范围的影响。若信号直流分量过大，会占用有效位数，降低交流信号的分辨率。
- 总结：量化误差管理是FPGA DSP设计的核心任务之一，需从ADC选型、前端调理、内部字长、舍入策略四个维度综合把控。
2.3 离散时间信号与系统：卷积、差分方程与硬件结构映射
核心原理：LTI系统与卷积和
离散时间线性时不变（LTI）系统完全由单位脉冲响应h[n]表征，输出y[n] = x[n] * h[n]。在FPGA中，卷积运算直接映射为乘累加（MAC）操作。FIR滤波器是卷积的直接实现，其结构包括直接型、转置型和脉动型。直接型结构简单但关键路径长，转置型可缩短关键路径，适合高速实现。
差分方程与IIR滤波器
IIR滤波器由差分方程描述，其系统函数H(z) = B(z)/A(z)。由于存在反馈回路，IIR滤波器在FPGA中实现时需特别注意稳定性与有限字长效应。直接I型结构需要较多延迟单元，直接II型结构（典范型）可减少延迟单元数量，但对系数精度更敏感。
| 结构类型 | 乘法器数量 | 加法器数量 | 延迟单元 | 关键路径 | 适用场景 |
|---|---|---|---|---|---|
| FIR直接型 | N | N-1 | N | 较长 | 低速、资源紧张 |
| FIR转置型 | N | N | N | 短（1个MAC） | 高速、流水线 |
| IIR直接II型 | 2N | 2N | N | 较长 | 低阶、系数固定 |
| IIR级联型 | 2N | 2N | 2N | 中等 | 高阶、稳定性好 |
案例拆解：高速FIR滤波器的FPGA实现优化
背景：设计一个128阶FIR低通滤波器，采样率100MSPS，要求通带纹波<0.1dB，阻带衰减>80dB。FPGA选用Xilinx Kintex-7，资源充足。
初始方案：采用直接型结构，使用DSP48E1硬核。由于关键路径包含128次乘加，需插入多级流水线，导致延迟增加且时序收敛困难。
优化过程：改用转置型结构，每个DSP48E1实现一个MAC操作，数据广播到所有DSP，加法树逐级合并。通过合理布局，关键路径缩短至一个DSP48E1的延迟（约2.5ns），满足100MHz时序要求。同时利用对称系数特性，将乘法器数量减半至64个。
结果：资源占用：DSP48E1 64个，FFT 12K，BRAM 2个。实测通带纹波0.08dB，阻带衰减82dB，满足指标。
常见误区与复盘
- 误区：认为FIR阶数越高越好。高阶数意味着更大的延迟和资源消耗，需根据过渡带宽度和阻带衰减要求综合计算。
- 误区：忽略IIR滤波器的稳定性检查。在FPGA中，系数微小变化可能导致极点移出单位圆，需进行灵敏度分析。
- 复盘：在硬件调试中，若滤波器输出出现自激振荡，首先检查反馈路径的时序是否满足，其次检查系数是否在定点化后超出[-1,1)范围。
2.4 Z变换与傅里叶变换：从系统函数到FFT硬件加速
核心原理：Z变换与系统函数
Z变换将离散序列映射到复平面，系统函数H(z) = Σh[n]z⁻ⁿ。H(z)的零极点分布决定了系统的频率响应和稳定性。在FPGA中，我们通常通过H(z)的系数（即滤波器系数）来配置硬件。极点位置对系数变化极其敏感，尤其在IIR滤波器中，高阶极点容易因量化误差而偏离理想位置。
DTFT与DFT/FFT
离散时间傅里叶变换（DTFT）是连续频率函数，而离散傅里叶变换（DFT）在频域采样，便于数字计算。FFT是DFT的快速算法，其硬件实现核心是蝶形运算单元。在FPGA中，FFT IP核通常采用基-4或混合基算法，以平衡资源与吞吐率。
// FFT蝶形运算简化伪代码（基-2）
// X[k] = A + W*B
// X[k+N/2] = A - W*B
complex temp = W * B;
X[k] = A + temp;
X[k+N/2] = A - temp;案例拆解：基于FPGA的FFT处理器设计与性能优化
需求：设计一个4096点FFT处理器，输入数据16bit，旋转因子18bit，要求处理时间<20μs（即吞吐率>200MSPS）。
方案选择：采用Xilinx FFT IP核，配置为流水线流式架构（Pipelined Streaming），基-4分解。该架构使用多个蝶形处理引擎并行工作，可连续处理输入数据。
关键参数配置：
- 数据格式：定点，缩放（Scaled）模式，每级缩放因子自动计算
- 旋转因子：18bit，存储在Block RAM中
- 输出顺序：自然顺序
实测结果：FFT处理时间为18.5μs，满足要求。资源占用：DSP48E1 36个，BRAM 12个，FFT 15K。输出信噪比达到72dB，满足系统要求。
常见误区与总结
- 误区：将Z变换的收敛域与系统稳定性混淆。对于因果系统，收敛域包含单位圆是稳定的充要条件。
- 误区：在FPGA中直接使用浮点FFT。浮点运算消耗大量LUT和DSP资源，且延迟较大，通常仅在极低速率或高精度需求下使用。
- 总结：Z变换与傅里叶变换是FPGA DSP设计的理论基石。理解其物理意义，有助于正确配置IP核、优化资源占用和排查信号处理链路中的异常。