第一章 课程导入：学习目标、课程结构、DSP与FPGA在数字信号处理中的角色对比、典型应用场景
数字信号处理（DSP）技术已经深度渗透到通信、雷达、音频、图像、工业控制与医疗电子等各个领域。随着算法复杂度不断提升，实时性要求日益严苛，单纯依靠通用处理器（GPP）或传统DSP处理器已难以满足高性能计算与灵活定制的双重需求。FPGA以其并行计算架构、硬件可重构能力和极低延迟特性，正在成为数字信号处理硬件实现的核心载体。本章作为课程的开篇，旨在帮助学习者建立全局视野：明确课程学习目标、理解课程结构设计逻辑、厘清DSP处理器与FPGA在信号处理中的角色分工，并通过典型应用场景建立工程直觉。
上图展示了本课程的核心知识框架：信号从ADC进入后，根据系统需求可以选择DSP处理器、FPGA或两者协同完成处理，最终输出到DAC或接口。这张图贯穿整个课程的技术路线，后续所有章节都将围绕这一框架展开。
1.1 学习目标：从算法到硬件的工程跨越
本课程的学习目标不是单纯讲授理论公式，而是培养学习者将数字信号处理算法落地为可运行、可验证、可优化的硬件系统的能力。具体而言，完成本课程后，学习者应达到以下四个层面的目标。
第一层：理解硬件实现的基本约束。算法工程师往往关注数学上的正确性，而硬件工程师必须同时关注资源占用、时序收敛、功耗预算和接口协议。例如，一个FIR滤波器在MATLAB中只需一行filter()调用，但在FPGA中需要设计乘法器复用策略、流水线级数、量化位宽和时钟域。本课程将帮助学习者建立“算法-架构-电路”三层映射思维。
第二层：掌握DSP处理器与FPGA的各自优势边界。DSP处理器擅长复杂控制流和浮点运算，FPGA擅长并行数据流和定点运算。以软件无线电为例，基带信号处理中的信道估计、均衡算法适合在DSP中实现，而数字下变频（DDC）、匹配滤波等高速率、规则化运算则适合在FPGA中实现。学习者需要学会根据算法特征和系统指标选择实现载体。
第三层：具备独立完成硬件系统设计的能力。这包括：根据指标选择ADC/DAC芯片、设计时钟与复位电路、编写Verilog/VHDL代码或C语言DSP程序、进行仿真验证、上板调试以及性能优化。课程将提供完整的工程案例，从需求分析到最终测试报告，覆盖全流程。
第四层：建立系统级协同设计思维。现代信号处理系统往往是DSP+FPGA的异构架构。例如，雷达信号处理中，FPGA负责脉冲压缩和MTI（动目标显示），DSP负责CFAR检测和航迹跟踪。学习者需要理解两个处理器之间的数据接口（如EMIF、PCIe、SRIO）、任务划分原则和同步机制。
学习目标自查清单：学完本课程后，你应该能回答以下问题——① 给定一个算法（如1024点FFT），如何估算FPGA资源消耗？② 什么情况下必须使用浮点DSP而不是定点FPGA？③ 如何设计一个跨时钟域的信号处理链路？④ 如何定位FPGA时序不收敛的问题？⑤ 如何评估一个信号处理系统的实时性裕量？
1.2 课程结构：模块化递进式设计
本课程共30章，按照“基础-核心-进阶-实战”四个阶段组织，每个阶段之间既有逻辑递进关系，又保持相对独立，方便学习者按需查阅。
| 阶段 | 章节范围 | 核心内容 | 能力培养 |
|---|---|---|---|
| 基础篇 | 第1-6章 | 数字信号处理基础、FPGA开发流程、Verilog语法、DSP处理器架构 | 环境搭建、代码编写、基本仿真 |
| 核心篇 | 第7-16章 | FIR/IIR滤波器、FFT、DDS、CORDIC算法、串行/并行接口设计 | 算法硬件化、IP核使用、时序约束 |
| 进阶篇 | 第17-24章 | 多速率信号处理、自适应滤波、数字中频、JESD204B接口、DSP+FPGA协同 | 复杂系统设计、异构架构、调试技巧 |
| 实战篇 | 第25-30章 | 软件无线电收发信机、雷达信号处理、音频处理、综合项目 | 完整项目交付、性能优化、文档撰写 |
课程结构设计遵循“每章一个核心主题、每章一个可运行案例”的原则。例如，第8章讲解FIR滤波器时，不仅会给出滤波器系数计算方法，还会提供完整的FPGA工程代码、仿真测试平台以及硬件实测结果。这种设计确保学习者不是“听过”而是“做过”。
特别说明的是，第17-24章属于进阶内容，涉及多速率信号处理和JESD204B高速接口等工程难点。这些内容在一般教材中较少深入，但在实际项目中却是最常见的性能瓶颈来源。课程将结合Xilinx和Intel（Altera）两大主流FPGA平台进行对比讲解。
1.3 DSP与FPGA在数字信号处理中的角色对比
DSP处理器和FPGA并非替代关系，而是互补关系。理解两者的本质差异是选择实现方案的前提。下面从计算模型、开发方式、性能指标三个维度进行对比。
计算模型差异。DSP处理器基于冯·诺依曼或哈佛架构，指令串行执行，依靠流水线提高吞吐率。其计算核心是MAC（乘累加）单元，每个时钟周期执行一次乘加运算。FPGA基于查找表（LUT）和触发器（FF）构成的可编程逻辑，通过硬件描述语言配置为专用的并行数据通路。例如，一个128阶FIR滤波器在FPGA中可以通过128个乘法器并行计算，一个时钟周期即可输出一个滤波结果；而在DSP中需要128个时钟周期串行累加。
开发方式差异。DSP开发以C语言为主，编译工具链成熟，调试方便，支持断点、单步、变量监视等高级调试功能。FPGA开发使用Verilog/VHDL硬件描述语言，设计流程包括综合、布局布线、时序分析，调试依赖仿真和逻辑分析仪（如ILA）。FPGA开发周期通常比DSP长，但修改硬件逻辑不需要更换芯片，只需重新配置比特流文件。
性能指标差异。DSP处理器的优势在于浮点运算精度和复杂控制逻辑。例如，TI的TMS320C6678八核DSP，单核主频1.25GHz，浮点运算能力可达160 GFLOPS。FPGA的优势在于吞吐量和确定性延迟。Xilinx的Zynq UltraScale+系列，集成DSP Slice数量可达数千个，等效MAC运算能力超过数TOPS。更重要的是，FPGA的延迟是确定性的（皮秒级抖动），而DSP受中断、缓存命中率影响，延迟波动较大。
选型经验法则：当算法包含大量条件分支、递归调用或浮点矩阵运算时，优先考虑DSP；当算法是规则化的数据流运算（滤波、变换、调制）且需要极高吞吐量时，优先考虑FPGA；当系统需要同时满足灵活性和高性能时，采用DSP+FPGA异构架构。
1.4 典型应用场景：从理论到工程落地
为了帮助学习者建立直观认识，本节选取三个典型应用场景进行拆解，展示DSP与FPGA如何协同工作。
场景一：软件无线电（SDR）基站。在5G基站中，FPGA负责数字中频处理，包括DDC/DUC（数字下变频/上变频）、峰值因子削减（CFR）和数字预失真（DPD）。这些模块需要处理采样率高达245.76Msps的宽带信号，数据吞吐量巨大。DSP处理器则负责协议栈处理、资源调度和自适应算法更新。例如，DPD算法需要根据功放的非线性特性实时更新预失真系数，这个计算过程涉及矩阵求逆，适合在DSP中完成。FPGA与DSP之间通过JESD204B或PCIe接口通信，数据交互延迟控制在微秒级。
场景二：相控阵雷达信号处理。雷达系统需要同时处理数十个通道的回波信号。FPGA利用其并行架构，对每个通道独立进行脉冲压缩和MTI滤波，处理结果通过高速串行接口汇总到DSP。DSP执行CFAR检测、目标凝聚和航迹滤波。这种分工充分发挥了FPGA的并行优势和DSP的算法灵活性。实际系统中，FPGA资源占用率通常控制在70%以下，留出余量用于时序收敛和后期功能升级。
场景三：工业电机控制。在高性能伺服驱动器中，电流环和速度环需要极低延迟（<1μs）的运算。FPGA实现SVPWM（空间矢量脉宽调制）和电流采样，确保确定性延迟；DSP实现位置环和速度环的复杂控制算法，如滑模观测器和自适应控制。FPGA与DSP之间通过双口RAM交换数据，避免总线竞争。
常见误区提醒：初学者容易陷入“唯性能论”，认为FPGA一定优于DSP。实际上，FPGA开发成本高、周期长，对于采样率低于1Msps、算法复杂度高且需要频繁升级的应用，DSP是更经济的选择。例如，音频降噪算法涉及大量浮点运算和动态范围控制，使用DSP开发效率远高于FPGA。选型应基于系统级评估，而非单一指标。
案例复盘：某通信设备公司的数字中频模块升级。该模块原方案采用单颗DSP实现DDC和信道滤波，采样率从61.44Msps提升到122.88Msps后，DSP负载率超过95%，无法满足实时性要求。工程师将DDC和FIR滤波迁移到FPGA（Xilinx Kintex-7），DSP仅保留AGC（自动增益控制）和信道均衡算法。升级后，FPGA资源占用42%，DSP负载率降至60%，系统裕量充足。关键经验是：迁移前先进行算法复杂度分析，将计算密集且规则化的模块划分给FPGA，将控制密集且需要浮点精度的模块保留在DSP中。同时，FPGA与DSP之间的数据接口采用AXI-Stream协议，通过DMA传输，有效降低了CPU中断开销。