📚 课程目录第4章从JTAG到IJTAG

从JTAG到IJTAG：IEEE 1687的动机、与1149.1的差异、嵌入式仪器访问需求

集成电路的复杂度在过去二十年经历了指数级增长，片上系统（SoC）中集成的处理器核、高速SerDes、DDR控制器、模拟前端、传感器接口等模块数量动辄数十甚至上百。传统IEEE 1149.1 JTAG边界扫描标准最初是为板级互连测试而设计，其固定的TAP（Test Access Port）状态机和有限的指令寄存器宽度，在面对芯片内部大量可嵌入仪器（如温度传感器、电压监测器、BIST控制器、眼图监视器）时显得力不从心。IEEE 1687（IJTAG）正是为解决这一矛盾而诞生的标准，它提供了一种灵活、可扩展的嵌入式仪器访问机制，允许测试工程师通过统一的端口访问芯片内部任意深度、任意拓扑结构的仪器网络。本章将深入剖析IJTAG的动机、与1149.1的本质差异，以及嵌入式仪器访问的核心需求。

上图展示了从传统JTAG到IJTAG的架构演进。左侧是IEEE 1149.1的固定结构：TAP控制器通过TMS/TCK状态机控制，指令寄存器宽度固定，所有测试数据寄存器（TDR）以单一扫描链形式串接。右侧是IJTAG的核心思想：通过Segment Insertion Bits（SIB）构建层级化、可配置的扫描网络，每个仪器（Instrument）可以独立使能或旁路，扫描链的长度和内容可根据测试需求动态调整。这种设计从根本上解决了传统JTAG在SoC时代面临的三大痛点：扫描链过长导致测试时间爆炸、仪器地址空间不足、以及新增仪器需要重新设计TAP的窘境。

4.1 传统JTAG的局限性：为什么需要IJTAG

4.1.1 核心原理：1149.1的固定范式

IEEE 1149.1标准最初设计目标非常明确——板级互连测试。其基本架构包括四个必备引脚（TDI、TDO、TMS、TCK）和一个可选引脚（TRST），通过TAP状态机控制指令寄存器（IR）和数据寄存器（DR）的移位操作。在典型的边界扫描测试中，所有芯片的TDI/TDO以菊花链形式连接，TMS/TCK并行驱动。这种设计在PCB层面工作良好，因为板级互连数量有限，扫描链长度通常只有几百到几千比特。

然而，当工程师试图将JTAG用于芯片内部测试时，问题开始显现。以一款典型的28nm SoC为例，其内部可能包含：4个CPU核（每个核有独立的扫描链）、2个GPU核、1个DSP子系统、8个SerDes通道（每个通道有眼图监视器）、多个电源域电压传感器、温度传感器阵列、以及数十个用于调试的追踪模块。如果将这些全部串接在一条扫描链上，总长度可能超过100万比特。这意味着每访问一次特定仪器，需要移位100万次，以10MHz TCK计算，单次访问耗时100ms——这在生产测试中是不可接受的。

对比维度	IEEE 1149.1	IEEE 1687 IJTAG
扫描链结构	固定单一扫描链	层级化、可配置段
仪器寻址	通过IR指令解码	SIB选择器动态路由
指令寄存器宽度	固定（通常2-8位）	可变长，支持更多指令
新增仪器	需修改TAP设计	即插即用，不影响现有网络
测试时间	与总链长成正比	仅与目标段长度相关
工具链支持	成熟但封闭	需要新的EDA流程
适用场景	板级互连测试	芯片内部仪器访问

4.1.2 判断方法：识别何时需要IJTAG

在实际工程中，判断是否需要从JTAG迁移到IJTAG，可以从以下几个量化指标入手：

扫描链长度阈值：当芯片内部所有可测试单元串接后总长度超过10,000比特时，IJTAG的优势开始显现；超过100,000比特时，传统JTAG几乎不可用。
仪器数量：当需要访问的独立仪器数量超过16个（4位IR的极限）时，必须扩展IR宽度或采用IJTAG的SIB机制。
测试时间预算：生产测试中，单颗芯片的测试时间通常限制在几秒内。如果JTAG访问占用的时间超过总测试时间的30%，应考虑IJTAG。
设计迭代频率：如果芯片设计团队经常新增或移除内部测试模块，IJTAG的即插即用特性可以显著减少验证工作量。

经验提示：在项目早期进行DFT架构评估时，建议绘制一张"仪器-访问频率-链长贡献"矩阵。对于访问频率高且链长贡献大的仪器（如SerDes眼图监视器），优先考虑通过SIB独立接入；对于低频访问的仪器（如电源域电压传感器），可以共享一个SIB分支以节省面积。

4.1.3 案例拆解：某通信SoC的JTAG困境

某通信芯片设计公司开发了一款面向5G基站的SoC，包含8个高速SerDes通道、4个DDR控制器、2个CPU集群和大量模拟前端。在初版DFT方案中，工程师沿用了传统的1149.1架构，将所有内部测试仪器串接在一条扫描链上。

初始参数：扫描链总长度约450,000比特，TCK频率20MHz，生产测试中需要访问的仪器包括：每个SerDes通道的眼图监视器（需读取2,048比特数据）、DDR控制器内置自检（MBIST）状态寄存器（256比特）、以及温度传感器（32比特）。

测试时间计算：单次访问眼图监视器需要移位450,000比特，耗时22.5ms。8个通道全部访问需要180ms。加上MBIST和传感器访问，总测试时间超过500ms。而整个芯片的生产测试预算仅为2秒，JTAG访问占用了25%的时间。

分析判断：进一步分析发现，实际需要同时访问的仪器通常不超过3个。如果采用IJTAG架构，将每个SerDes通道的眼图监视器通过独立SIB接入，访问单个通道时只需移位约2,048+开销比特，耗时约0.1ms。8个通道全部访问仅需0.8ms，节省了99.6%的测试时间。

实施结果：该团队在第二版DFT设计中引入了IEEE 1687架构，使用4级SIB层级网络。最终测试时间从500ms降至15ms，同时由于SIB的旁路功能，未选中的仪器不贡献链长，进一步降低了功耗。代价是增加了约5%的逻辑面积用于SIB控制，但相对于测试时间的巨大收益，这一代价完全可接受。

4.1.4 常见误区与总结

风险警示：不要认为IJTAG是JTAG的完全替代品。在板级互连测试场景中，1149.1仍然是最合适的选择。IJTAG的SIB网络增加了逻辑复杂度，如果芯片内部仪器数量少于8个且链长小于5,000比特，采用IJTAG可能得不偿失。此外，IJTAG的调试工具链尚不如JTAG成熟，在早期项目中需要投入额外的验证时间。

总结而言，IJTAG的动机源于SoC时代嵌入式仪器访问的三个核心矛盾：链长与测试时间的矛盾、仪器数量与地址空间的矛盾、设计迭代与固定架构的矛盾。理解这些矛盾，是选择正确DFT架构的基础。

4.2 IEEE 1687核心机制：SIB与层级化扫描网络

4.2.1 核心原理：SIB的工作机制

IEEE 1687的核心创新是Segment Insertion Bit（SIB），它本质上是一个可配置的旁路开关。每个SIB控制一个仪器段（Segment）的接入或旁路。当SIB的配置位为'0'时，该段被旁路，数据直接通过SIB传递到下一级；当配置位为'1'时，该段被接入扫描链，数据流经该段内的所有仪器。

SIB的层级化组织方式类似于文件系统的目录结构。顶层SIB可以看作根目录，每个SIB可以控制多个子SIB或仪器，形成树状拓扑。这种结构带来的直接好处是：访问任意仪器时，只需激活从根到该仪器的路径上的SIB，其余SIB保持旁路状态，从而将有效扫描链长度缩短到最小。

// SIB配置示例（伪代码）
// 层级：Root_SIB -> SerDes_SIB[0:7] -> Eye_Monitor[0:7]
// 访问通道3的眼图监视器
Write_IR(SELECT_SIB);           // 选择SIB配置指令
Write_DR(0b00000001);           // 使能Root_SIB
Write_IR(SELECT_SIB);           // 再次选择SIB配置
Write_DR(0b00001000);           // 使能SerDes_SIB[3]，旁路其他
Write_IR(ACCESS_INSTRUMENT);    // 切换到数据访问模式
Shift_DR(Eye_Monitor_Data[3]);  // 仅移位通道3的数据

4.2.2 操作流程：IJTAG网络的设计步骤

仪器清单梳理：列出芯片内所有需要访问的仪器，标注每个仪器的数据宽度、访问频率、优先级。
拓扑结构设计：根据仪器分布和访问模式，设计SIB层级。高频率访问的仪器放在浅层，低频率的放在深层。
地址分配：为每个SIB分配唯一的配置地址，确保路径无冲突。
扫描链长度优化：计算最坏情况下的链长（所有SIB使能）和典型情况下的链长（仅目标路径使能），确保满足测试时间预算。
验证与仿真：使用IEEE 1687工具生成ICL（Instrument Connectivity Language）和PDL（Procedural Description Language）文件，进行功能仿真。

4.2.3 实战场景：多电源域芯片的仪器访问

考虑一个包含3个电源域（A、B、C）的移动SoC，每个电源域有独立的电压传感器和温度传感器。在传统JTAG架构下，即使只访问B域的电压传感器，也必须遍历所有域的传感器数据。而采用IJTAG后，设计如下：

顶层SIB_0控制三个子SIB：SIB_A、SIB_B、SIB_C
每个子SIB控制对应域的电压传感器和温度传感器
访问B域电压传感器时，仅使能SIB_0和SIB_B，链长从原来的96比特（3域×2传感器×16比特）缩短为32比特

这种设计不仅减少了测试时间，还降低了测试时的动态功耗——未使能的传感器不参与移位，减少了翻转活动。

4.2.4 常见误区与设计建议

设计要点：SIB的配置寄存器本身也需要扫描链访问。在计算链长时，必须将路径上所有SIB的配置位计入开销。例如，一个4级SIB层级，每级1位配置，则固定开销为4比特。对于短仪器（如32比特传感器），这个开销占比可能达到12%，需要权衡SIB层级深度与链长开销。

另一个常见误区是忽视SIB的时序约束。SIB的配置更新通常发生在CaptureDR阶段，而数据移位发生在ShiftDR阶段。如果设计不当，可能导致配置尚未稳定就开始数据移位。建议在SIB配置后插入一个TCK周期的等待状态，确保路径稳定。

4.3 嵌入式仪器访问需求与IJTAG的匹配

4.3.1 核心原理：仪器访问的三大需求

嵌入式仪器（Embedded Instrument）的访问需求可以归纳为三个维度：可达性（Reachability）、可控性（Controllability）和可观测性（Observability）。可达性指测试设备能否通过有限的引脚访问到芯片内部任意深度的仪器；可控性指能否精确地配置仪器的工作模式（如启动BIST、设置阈值）；可观测性指能否可靠地读取仪器的测量结果。

IJTAG通过SIB网络解决了可达性问题——任何仪器都可以通过唯一的SIB路径访问。可控性通过PDL（Procedural Description Language）实现，它定义了如何通过一系列操作序列来配置仪器。可观测性则依赖于扫描链的稳定移位和TDO的正确采样。

4.3.2 判断方法：仪器访问需求分析矩阵

仪器类型	数据宽度	访问频率	实时性要求	推荐接入方式
温度传感器	8-16 bit	低（每秒数次）	无	共享SIB分支
电压监测器	8-12 bit	低	无	共享SIB分支
SerDes眼图监视器	1024-4096 bit	高（每次链路训练）	有（需快速反馈）	独立SIB
MBIST控制器	32-256 bit	中（上电自检）	有	独立SIB
时钟抖动测量	64-512 bit	中	有	独立SIB
调试追踪缓冲	4096-65536 bit	高（调试时）	有	独立SIB+直接内存访问

4.3.3 案例拆解：数据中心芯片的IJTAG实施

某数据中心加速芯片项目，需要在量产测试中完成以下任务：验证32个SerDes通道的信号完整性、检查所有电源域的电压水平、运行片内SRAM的MBIST、以及读取温度传感器进行热校准。

初始方案：采用传统JTAG，将所有仪器串接。链长1,200,000比特，TCK 33MHz，单次全扫描36ms。完成所有测试任务需要约200次扫描，总时间7.2秒，远超3秒的测试预算。

IJTAG方案：设计3级SIB网络。第一级控制SerDes域、电源域、存储域、传感器域。第二级在每个域内细分。第三级连接具体仪器。优化后，访问单个SerDes通道的眼图监视器仅需移位4,096比特（0.12ms），访问所有32个通道共需3.8ms。电源域检查通过并行SIB分支，总时间降至0.5ms。MBIST通过独立SIB，单次访问256比特。最终总测试时间约1.2秒，满足预算。

关键参数对比：

测试时间：7.2秒 → 1.2秒（降低83%）
动态功耗：全链扫描时平均电流2.1A → 局部扫描时0.4A（降低81%）
逻辑面积增加：约8,000门（占芯片总面积0.02%）
验证工作量：增加约2周（ICL/PDL编写与仿真）

4.3.4 总结与最佳实践

最佳实践：在IJTAG网络设计时，建议遵循"3-7-15"原则——每个SIB直接控制的子节点不超过3个（减少配置位开销），层级深度不超过7层（避免过长的路径延迟），每个叶子节点的仪器数据宽度不超过15比特（除非必要）。这个经验法则在多个工业项目中验证有效，可以在灵活性和开销之间取得良好平衡。

回顾本章内容，从JTAG到IJTAG的演进并非简单的技术升级，而是DFT理念的根本转变：从"固定结构的板级测试"转向"灵活配置的芯片级仪器访问"。IEEE 1687通过SIB机制实现了扫描链的动态重构，使得嵌入式仪器的访问变得高效、可扩展且低功耗。对于现代SoC设计，掌握IJTAG不仅是DFT工程师的必备技能，更是确保芯片可测试性、可调试性和可靠性的关键保障。在实际项目中，建议从仪器需求分析入手，结合测试时间预算和面积开销，合理设计SIB层级网络，并充分利用ICL/PDL工具链实现自动化验证。