📚 课程目录第2章嵌入式系统基础

嵌入式系统基础：处理器架构、中断机制、存储器映射与外设访问方式

RTOS 的本质是“在正确的时间点，调度正确的任务，访问正确的硬件资源”。如果说不了解硬件底层的调度是“空中楼阁”，那么本章就是为 RTOS 学习浇筑的“地基”。无论是任务切换时的上下文保存、中断服务程序（ISR）与任务间的数据交互，还是设备驱动中寄存器读写的时序控制，其底层逻辑都深深植根于处理器架构、中断控制器、存储器布局以及外设总线协议。本章将围绕这四个核心维度展开，帮助读者建立从“芯片物理世界”到“RTOS 逻辑世界”的映射关系。

上图从 RTOS 视角展示了嵌入式系统的核心硬件抽象关系。CPU 通过总线矩阵访问存储器与外设寄存器，外设通过中断控制器（NVIC）反向通知 CPU，而 RTOS 的调度器（如 FreeRTOS 中的 SysTick 与 PendSV）则深度依赖这些硬件机制。下面我们逐一深入剖析。

2.1 处理器架构：从寄存器到特权模式

核心原理：通用寄存器与堆栈指针

以目前最主流的 ARM Cortex-M 系列（M0/M3/M4/M7）为例，其架构采用 Load/Store 模型，即所有数据操作必须先将数据从内存加载到寄存器，运算完成后再存回内存。对于 RTOS 而言，最关键的是 通用寄存器组（R0-R12）、堆栈指针（SP）、链接寄存器（LR） 和 程序状态寄存器（xPSR）。Cortex-M 拥有两个堆栈指针：主堆栈指针（MSP）和进程堆栈指针（PSP）。在 RTOS 中，通常将 MSP 分配给内核异常处理使用，而 PSP 分配给用户任务使用。任务切换的本质，就是将当前任务的寄存器上下文（R4-R11、LR、PSP 等）压入其私有栈，然后从下一个任务的栈中弹出这些寄存器。

判断方法：如何区分特权模式与用户模式

通过控制寄存器 CONTROL 的 bit0 可以切换线程模式（Thread Mode）使用 MSP 还是 PSP。当 CONTROL[1]=0 时，线程模式使用 MSP（通常用于裸机或 RTOS 内核自身）；当 CONTROL[1]=1 时，线程模式使用 PSP（用于 RTOS 任务）。此外，Cortex-M 还区分特权模式与非特权模式。RTOS 内核通常运行在特权模式，以访问系统控制寄存器（如 NVIC、SysTick）；而用户任务可以设置为非特权模式，防止任务间互相破坏系统资源。

架构特性	Cortex-M0/M0+	Cortex-M3/M4	对 RTOS 的影响
硬件除法指令	无	有	影响计算密集型任务的上下文切换开销
中断延迟（周期）	16	12	影响实时性响应上限
位带操作（Bit-Band）	无	有	可用于原子标志位操作，避免关中断
MPU（内存保护单元）	可选	可选	用于隔离任务地址空间，防止越界访问

在移植 RTOS 时，务必确认芯片是 Cortex-M3 还是 M0，因为 portmacro.h 中关于临界区嵌套的实现（是否使用 BASEPRI 寄存器）完全不同。M0 没有 BASEPRI，只能使用 PRIMASK 关闭全部可屏蔽中断。

2.2 中断机制：NVIC 与向量表

核心原理：嵌套向量中断控制器

NVIC 是 Cortex-M 内核中管理中断的核心外设。它支持多达 240 个外部中断（具体由芯片厂商决定），并允许为每个中断设置独立的优先级。RTOS 的时钟节拍（Tick）通常由 SysTick 异常产生，而任务切换则通过 PendSV（可挂起的系统调用） 实现。PendSV 的优先级被设置为最低，这样当高优先级中断（如 UART 接收）发生时，不会立即被任务切换打断，从而保证了中断响应的实时性。

操作流程：中断响应与任务切换的协作

中断触发：外设（如定时器）产生中断请求，NVIC 根据优先级仲裁。
硬件压栈：CPU 自动将 xPSR、PC、LR、R12、R3-R0 压入当前栈（MSP 或 PSP）。
向量表查找：从向量表（通常位于 Flash 起始地址 0x00000000）取出对应中断服务函数（ISR）入口地址。
执行 ISR：在 ISR 中，通常只做置标志位或发送信号量等快速操作，然后清中断标志。
尾链优化：若 ISR 执行完毕后有 PendSV 挂起，CPU 不会恢复压栈的寄存器，而是直接跳转到 PendSV 入口，减少上下文恢复开销。
PendSV 处理：在 PendSV 中，保存当前任务上下文（R4-R11 等），加载新任务上下文，最后执行 BX LR 返回线程模式。

案例拆解：UART 接收中断与 RTOS 信号量

假设使用 STM32F407 的 USART1 接收不定长数据。在裸机中，我们通常在主循环中轮询 RXNE 标志；在 RTOS 中，更高效的方式是：在 UART 中断服务函数中，将接收到的字节放入环形缓冲区，并调用 xSemaphoreGiveFromISR() 释放一个二值信号量。接收任务阻塞在 xSemaphoreTake() 上，一旦信号量可用，任务立即被唤醒并处理缓冲区数据。这里的关键点在于：ISR 中不能调用阻塞型 API，且必须使用带 FromISR 后缀的 API，以保证与 RTOS 调度器的互斥。

常见误区：在 ISR 中调用 printf() 或 vTaskDelay()。前者会导致重入问题（printf 内部使用全局缓冲区），后者会导致系统崩溃（ISR 中不允许阻塞）。正确做法是使用 vTaskNotifyGiveFromISR() 或直接操作环形缓冲区。

2.3 存储器映射：地址空间的战略规划

核心原理：统一编址与哈佛架构的变体

Cortex-M 采用统一存储器映射，即代码、数据、外设寄存器均在同一地址空间内寻址。以 STM32F4 为例，其 4GB 地址空间被划分为：0x00000000-0x1FFFFFFF 用于代码（Flash），0x20000000-0x3FFFFFFF 用于 SRAM，0x40000000-0x5FFFFFFF 用于外设寄存器（APB/AHB），0xE0000000-0xFFFFFFFF 用于内核私有外设（NVIC、SysTick、SCB）。RTOS 在创建任务时，需要为每个任务分配独立的栈空间，这些栈通常位于 SRAM 中。如果 SRAM 不足，则需考虑使用外部 SDRAM（映射在 0xC0000000 区域），但访问速度较慢，且需要初始化内存控制器。

判断方法：链接脚本与内存布局

在工程中，链接脚本（如 STM32 的 .ld 文件或分散加载文件 .sct）定义了各段（text、data、bss、heap）的加载地址与运行地址。RTOS 的堆（Heap）通常通过 heap_4.c 实现，它使用一个静态数组作为堆内存，并通过链表管理空闲块。在编写链接脚本时，必须为 RTOS 堆预留足够的空间，否则任务创建会失败。

/* 典型的 STM32F407 链接脚本片段 */
MEMORY
{
  FLASH (rx) : ORIGIN = 0x08000000, LENGTH = 1024K
  RAM (xrw)  : ORIGIN = 0x20000000, LENGTH = 128K
}
_estack = ORIGIN(RAM) + LENGTH(RAM); /* 栈顶 */
_Min_Heap_Size = 0x1000;  /* 4KB RTOS 堆 */
_Min_Stack_Size = 0x400;  /* 1KB 主栈 */

实战场景：内存对齐与 Cache 一致性

当使用 Cortex-M7 或 M4（带 Cache）时，如果外设通过 DMA 写入内存，而 CPU 读取该内存时，可能读到 Cache 中的旧数据。此时需要调用 SCB_CleanDCache() 或 SCB_InvalidateDCache() 来维护一致性。在 RTOS 中，如果 DMA 缓冲区是全局变量，建议将其定义在特定的非 Cache 段（如 __attribute__((section(".noncacheable")))），以避免每次 DMA 传输都执行 Cache 清理操作。

地址区域	典型大小	RTOS 用途	注意事项
0x08000000 (Flash)	512KB-2MB	存放代码、只读常量、向量表	写入需擦除，速度慢
0x20000000 (SRAM)	128KB-512KB	任务栈、全局变量、RTOS 堆	易失性，上电需初始化
0x40000000 (外设)	512MB	寄存器映射，驱动操作	必须使用 volatile 修饰
0xE0000000 (私有)	1MB	NVIC、SysTick、MPU	仅内核可访问

2.4 外设访问方式：从寄存器到 DMA

核心原理：MMIO 与 volatile 关键字

所有外设寄存器都被映射到特定的内存地址。例如，GPIOA 的端口输出数据寄存器（ODR）地址为 0x40020014。在 C 语言中，我们通过指针访问这些地址：#define GPIOA_ODR (*(volatile unsigned int *)0x40020014)。volatile 关键字至关重要，它告诉编译器该变量可能被硬件或中断服务程序修改，禁止编译器将其优化到寄存器中，从而保证每次读写都真实作用于硬件地址。

操作流程：轮询、中断与 DMA 的选择

轮询（Polling）：CPU 不断读取状态寄存器，直到标志位置位。简单但浪费 CPU 资源，适合低速或非实时场景。
中断驱动：外设主动通知 CPU，CPU 暂停当前任务执行 ISR。适合事件驱动型场景，如按键、UART 接收。
DMA（直接内存访问）：外设与内存之间直接传输数据，无需 CPU 干预。适合大数据量、高速传输，如 ADC 连续采样、SPI Flash 读取。在 RTOS 中，DMA 传输完成中断通常与信号量或事件组配合，实现“后台传输，前台等待”的高效模型。

案例拆解：SPI 读取外部 Flash 的三种实现对比

假设需要通过 SPI 读取外部 Flash 的 4KB 数据。方案一：轮询方式，CPU 循环发送读命令并等待 SPI 忙标志，期间无法响应其他任务，RTOS 调度器被阻塞。方案二：中断方式，每接收一个字节触发一次中断，CPU 在中断中读取数据，虽然不阻塞调度，但频繁中断导致上下文切换开销巨大。方案三：DMA 方式，配置 SPI 的 DMA 通道，设置内存接收缓冲区地址和传输长度，启动 DMA 后，CPU 可以运行其他任务；当 DMA 传输完成，触发 DMA 中断，在中断中释放信号量，读取任务被唤醒。实测表明，在 12MHz SPI 时钟下，DMA 方式 CPU 占用率仅为中断方式的 1/10，且代码逻辑更清晰。

在 RTOS 中编写外设驱动时，建议将驱动分为两层：底层硬件操作（直接读写寄存器）和上层 RTOS 封装（信号量、互斥锁、队列）。底层驱动不依赖 RTOS，便于移植和单元测试；上层封装负责与调度器交互。

常见误区与总结复盘

初学者常犯的错误包括：忘记将外设寄存器指针声明为 volatile 导致优化错误；在 ISR 中调用非中断安全函数；未配置 DMA 的 Cache 一致性策略导致数据错乱；以及混淆了任务栈与系统栈（MSP）的使用范围。总结而言，嵌入式系统基础是 RTOS 的“硬件契约”：处理器架构决定了上下文切换的代价，中断机制决定了实时性的上限，存储器映射决定了资源规划的边界，外设访问方式决定了驱动模型的效率。掌握这些底层逻辑，后续学习任务调度、同步互斥、内存管理时，才能做到“知其然，更知其所以然”。