数字电路基础：逻辑门、组合逻辑、时序逻辑、触发器、寄存器与总线协议
数字电路是嵌入式系统硬件设计的基石。无论是MCU内部的数据通路、外设控制寄存器，还是板级芯片间的通信接口，其底层实现都离不开逻辑门、组合逻辑与时序逻辑的有机组合。理解这些基础概念，不仅有助于阅读芯片数据手册中的功能框图，更能帮助工程师在调试硬件故障时，从“信号翻转”的层面快速定位问题。本章将系统梳理从逻辑门到总线协议的完整知识链条，并重点剖析时序约束与总线握手这两个嵌入式开发中最常遇到的工程难点。
逻辑门与组合逻辑：从真值表到硬件电路
逻辑门是构成数字电路的最小功能单元。嵌入式工程师虽然很少直接使用分立逻辑门搭建系统，但在分析芯片内部结构、理解GPIO输出模式、或者调试FPGA代码时，逻辑门的真值表和电气特性仍然至关重要。最基本的逻辑门包括与门（AND）、或门（OR）、非门（NOT），以及由它们派生出的与非门（NAND）、或非门（NOR）和异或门（XOR）。在实际工程中，NAND和NOR门由于具有功能完备性，常被用作基础工艺单元。
组合逻辑的特点是：输出仅取决于当前输入，与历史状态无关。常见的组合逻辑电路包括译码器（如3-8译码器74HC138）、编码器、多路选择器（MUX）、加法器和比较器。在嵌入式系统中，组合逻辑最典型的应用是地址译码——当CPU访问外部存储器时，高位地址线通过译码器产生片选信号，从而选中对应的存储芯片或外设。
组合逻辑设计方法
- 逻辑抽象：根据功能需求定义输入输出变量，列出真值表。
- 逻辑化简：使用卡诺图或布尔代数化简，减少门电路数量。
- 电路实现：选择合适逻辑门族（TTL/CMOS），考虑扇出系数和驱动能力。
- 时序验证：通过仿真或示波器测量确认无毛刺、满足建立/保持时间。
| 逻辑门类型 | 布尔表达式 | 典型应用 | 嵌入式场景 |
|---|---|---|---|
| AND | Y = A·B | 使能控制 | 片选信号与读写信号相与 |
| OR | Y = A+B | 中断合并 | 多个中断源汇聚到一条IRQ线 |
| XOR | Y = A⊕B | 奇偶校验 | UART数据帧校验位生成 |
| NAND | Y = (A·B)' | 基本存储单元 | SRAM存储单元核心结构 |
时序逻辑与触发器：记忆的基石
与组合逻辑不同，时序逻辑的输出不仅取决于当前输入，还取决于电路的历史状态。这种“记忆”能力由触发器（Flip-Flop）实现。触发器是构成时序逻辑的基本存储单元，常见类型包括D触发器、RS触发器、JK触发器和T触发器。其中，D触发器因其结构简单、无约束状态，成为现代数字IC设计中最常用的触发器类型。
在嵌入式系统中，寄存器（Register）是由多个D触发器并行构成的位宽存储单元。例如，STM32的GPIO配置寄存器（GPIOx_MODER）就是32位寄存器，每一位控制一个引脚的工作模式。理解触发器的时钟边沿触发特性，对于正确配置外设寄存器至关重要——数据在时钟上升沿被采样锁存，而输出端在时钟沿之后才更新。
时序约束的核心参数
- 建立时间（t_su）：数据必须在时钟有效沿之前到达并稳定的最短时间。若违反，则可能采到不确定值。
- 保持时间（t_h）：数据在时钟有效沿之后必须继续保持的最短时间。
- 时钟到输出延迟（t_co）：时钟沿到达后，输出端更新的延迟。
- 最高时钟频率：f_max = 1 / (t_co + t_pd + t_su)，其中t_pd为组合逻辑传播延迟。
寄存器与总线协议：从数据手册到实际通信
寄存器是CPU与外设交互的窗口。以I2C总线为例，其核心是SCL（时钟线）和SDA（数据线）两根线。I2C协议规定：数据在SCL高电平期间必须保持稳定，仅在SCL低电平期间允许变化。这一规则本质上就是建立时间和保持时间在总线协议中的体现。当嵌入式工程师使用GPIO模拟I2C时序时，必须严格遵循这一时序要求，否则从设备可能无法正确识别数据。
总线协议是连接数字电路基础与嵌入式系统应用的桥梁。常见的板级总线包括UART（异步串行）、I2C（同步串行）、SPI（同步全双工串行）和并行总线。每种总线都有其独特的时序特征：UART依靠起始位和停止位进行帧同步，双方需约定波特率；I2C依靠SCL时钟同步，支持多主机仲裁；SPI则通过独立的片选线（CS）和主从时钟（SCLK）实现高速通信。
实战场景：GPIO模拟I2C时序
假设某传感器仅支持I2C接口，但MCU的硬件I2C外设已被占用。此时可用两个GPIO模拟I2C主机时序。关键步骤如下：
- 初始化：将SCL和SDA配置为开漏输出，外接4.7kΩ上拉电阻至3.3V。
- 起始条件：SCL保持高电平，SDA从高拉低，延时t_HD;STA（至少4μs）。
- 数据传输：每发送1位，先将SDA设置为目标电平，然后拉高SCL，延时t_HIGH（至少4μs），再拉低SCL，延时t_LOW（至少4.7μs）。
- 停止条件：SCL为高电平时，SDA从低拉高。
// 伪代码示例：I2C起始条件
void I2C_Start(void) {
SDA_HIGH();
SCL_HIGH();
delay_us(5);
SDA_LOW(); // SCL高电平期间SDA拉低 → 起始条件
delay_us(5);
SCL_LOW();
}上述代码中，延时参数必须根据实际使用的MCU主频和GPIO翻转速度进行调整。若MCU主频较高，GPIO翻转仅需几十纳秒，则需适当增加延时以满足从设备的最小时序要求。反之，若延时过长，则会降低通信速率。
常见误区与设计复盘
在数字电路基础的学习和工程实践中，以下误区值得特别注意：
- 误区一：混淆组合逻辑与时序逻辑。组合逻辑无记忆功能，输出立即跟随输入变化；时序逻辑依赖时钟边沿，输出在时钟沿后更新。在编写硬件描述语言（如Verilog）时，必须明确区分阻塞赋值（=）和非阻塞赋值（<=），前者用于组合逻辑，后者用于时序逻辑。
- 误区二：忽视建立/保持时间。当MCU与高速外设通信时，若时钟频率过高或PCB走线过长，可能导致建立时间违例。解决方法是降低时钟频率、优化走线长度或使用数据延迟线。
- 误区三：总线协议中的“想当然”。例如，SPI的时钟极性（CPOL）和相位（CPHA）有四种组合，主从设备必须配置一致才能正常通信。很多工程师在调试SPI时，只检查数据线而忽略时钟配置，导致数据错位。