📚 课程目录第2章单片机基础回顾

单片机基础回顾：CPU、内存、外设、中断、时钟等关键硬件资源

在深入任务调度架构之前，我们必须先建立对单片机硬件资源的清晰认知。任务调度本质上是“在有限硬件资源上合理分配时间与空间”的艺术，如果对CPU执行模型、内存布局、外设触发方式、中断响应机制和时钟树缺乏系统性理解，后续的调度器设计将如同在流沙上筑塔。本章将逐一拆解这些关键硬件资源，并重点说明它们与任务调度之间的直接关联。

2.1 CPU核心：任务切换的物理基础

CPU是单片机执行指令的引擎，其架构直接决定了任务调度的实现方式与开销。对于Cortex-M系列内核，其寄存器组包含R0-R15、PSR、PRIMASK等关键寄存器，上下文切换时需要保存和恢复这些寄存器。而RISC-V内核则采用不同的寄存器约定，例如RV32I架构包含32个通用寄存器。理解CPU的流水线深度和中断延迟特性，有助于我们估算任务切换的最坏情况时间。

核心原理：任务调度本质上是CPU时间的多路复用。调度器在切换任务时，需要执行“保存当前任务上下文 → 加载新任务上下文”的操作序列。对于Cortex-M3/M4，硬件自动压栈8个寄存器（R0-R3、R12、LR、PC、xPSR），其余寄存器需软件保存。这意味着每次任务切换至少需要约12个CPU周期的固定开销，再加上调度算法本身的执行时间。

判断方法：评估CPU性能对调度的影响

寄存器组规模：寄存器越多，上下文切换时需要保存的数据量越大，切换延迟越高。
流水线深度：三级流水线（取指、译码、执行）在中断响应时需冲刷流水线，增加中断延迟。
硬件除法/乘法单元：影响调度算法中涉及算术运算的效率，例如时间片计算。
分支预测能力：无分支预测的MCU在调度器switch语句中可能产生较大跳转开销。

实战场景：Cortex-M4与RISC-V的调度开销对比

假设我们使用FreeRTOS在STM32F407（Cortex-M4 @168MHz）和GD32VF103（RISC-V @108MHz）上运行相同任务集。实测数据表明：Cortex-M4的vPortSVCHandler中断入口到任务切换完成约需40个周期，而RISC-V的上下文切换因需手动保存更多寄存器（包括CSR），约需55个周期。在10ms时间片下，这15个周期的差异对系统整体性能影响不足0.1%，但在1ms高精度时间片中，差异会被放大到1.5%。

经验提醒：选择MCU时，不要仅看主频，要关注“中断延迟”和“上下文切换开销”这两个指标。它们通常不在数据手册首页，但可在内核编程手册中找到。

2.2 内存系统：任务栈与堆的战场

单片机内存分为Flash（非易失）和SRAM（易失）。Flash存储代码和常量，SRAM存储变量和任务栈。任务调度中，每个任务都需要独立的栈空间，栈大小必须预先分配。如果栈溢出，可能导致内存踩踏，引发不可预知的系统故障。堆则用于动态内存分配，但实时操作系统中应谨慎使用，因为malloc/free可能产生碎片。

内存区域	典型大小	用途	调度相关风险
Flash	16KB - 2MB	代码、常量、启动向量	OTA升级时需双Bank，影响任务挂起
SRAM	2KB - 512KB	全局变量、任务栈、堆	栈溢出检测需MPU或栈水印
备份SRAM	少量	低功耗模式数据保持	唤醒后需恢复任务状态

操作流程：任务栈大小估算方法

列出任务中最大嵌套函数调用链，统计每层局部变量大小。
加上中断嵌套可能占用的栈空间（通常取最大中断栈的2倍）。
加上调度器自身使用的栈（如FPU寄存器保存）。
乘以安全系数1.5，得到最终栈大小。

// 栈大小估算示例（伪代码）
#define TASK1_STACK_SIZE  (512 + 128 + 64) * 1.5  // 约1056字节
static StackType_t task1Stack[TASK1_STACK_SIZE];

风险说明：动态内存分配在任务调度中可能造成优先级反转。例如，低优先级任务持有堆锁，高优先级任务等待内存时，系统实时性被破坏。建议在任务创建时静态分配所有内存。

2.3 外设与中断：调度触发的神经末梢

外设（UART、SPI、ADC等）通过中断或DMA与CPU交互。在任务调度架构中，外设中断可以作为任务唤醒信号。例如，UART接收中断可以唤醒等待数据的任务。中断优先级设置直接影响调度器的响应时间——如果外设中断优先级高于SysTick（调度器时钟），则外设中断会抢占任务切换，可能导致时间片不准确。

核心原理：中断与任务调度的协作模式

中断服务函数（ISR）只做标记：ISR中仅设置事件标志或信号量，实际处理放在任务中。
中断优先级分组：Cortex-M支持抢占优先级和子优先级，调度器应使用最低抢占优先级。
临界区保护：任务调度器进入临界区时需屏蔽中断，防止调度发生在不安全的时机。

案例拆解：UART接收中断驱动任务调度

某物联网网关使用STM32L4，通过UART接收GPS数据。初始设计在ISR中直接解析NMEA语句，导致ISR执行时间超过200μs，阻塞了其他中断。重构后，ISR仅将字节存入环形缓冲区并置位信号量，GPS解析任务在收到信号量后从缓冲区读取数据。实测ISR缩短至5μs，系统整体吞吐量提升40%。

复盘要点：ISR应遵循“快进快出”原则。任何超过10μs的ISR都应考虑将处理逻辑移至任务中。使用信号量或事件组通知任务，而非在ISR中完成复杂业务。

2.4 时钟系统：调度的时间基准

时钟系统为CPU和外设提供时序基准。任务调度器通常依赖一个周期性中断（如SysTick）作为时间片轮转的节拍。时钟源的选择（HSI、HSE、PLL）影响系统时钟频率，进而影响调度精度。低功耗模式下，时钟可能切换到低速RC振荡器，导致调度节拍变慢，需要动态调整时间片参数。

时钟源	频率范围	精度	调度影响
HSI（内部RC）	8-16MHz	±1%	适合非精确时间片
HSE（外部晶振）	4-25MHz	±20ppm	高精度调度基准
PLL倍频	可达100MHz+	取决于源	需配置分频系数
LSE（32.768kHz）	32.768kHz	±5ppm	RTC唤醒，低功耗调度

操作流程：配置SysTick作为调度节拍

// 以STM32为例，配置SysTick 1ms中断
SysTick_Config(SystemCoreClock / 1000);  // 1ms节拍
// 在SysTick_Handler中调用调度器时间片更新
void SysTick_Handler(void) {
    scheduler_tick();  // 递减当前任务时间片，必要时触发切换
}

风险说明：当系统进入低功耗模式（如STOP模式），SysTick可能停止。此时需使用RTC或LPTIM作为替代调度时钟，否则任务调度将暂停。设计时必须考虑唤醒后的时间补偿机制。

2.5 综合案例：多资源协同的调度设计

我们设计一个环境监测节点，包含温湿度传感器（I2C）、LoRa通信（SPI）、LCD显示（并行接口）和按键输入（GPIO中断）。系统要求：传感器每2秒采集一次，LoRa每10秒上报一次，LCD每秒刷新，按键实时响应。

初始方案：所有外设都在主循环中轮询，导致按键响应延迟可达2秒，用户体验差。

优化方案：采用基于优先级的抢占式调度，配置如下：

SysTick 1ms节拍，时间片轮转调度。
按键中断优先级最高（抢占优先级0），ISR中仅置位事件标志。
传感器任务优先级2，每2秒阻塞等待定时器信号量。
LoRa任务优先级1，每10秒唤醒发送数据。
LCD任务优先级3，每秒刷新，可被按键和传感器任务抢占。

实测结果：按键响应时间从2秒降至3ms以内，传感器采集周期误差小于0.5ms，LoRa上报成功率从92%提升至99.5%。代价是CPU占用率从35%升至52%，但仍在可接受范围。

经验总结：任务调度设计不是孤立的软件问题，必须结合硬件资源特性。中断优先级、时钟精度、内存布局三者共同决定了调度系统的实时性和稳定性。建议在项目初期就绘制“硬件资源-任务需求”映射表，避免后期返工。

2.6 常见误区与复盘

误区一：认为主频越高调度性能越好。实际上，内存访问速度和总线架构（如哈佛结构 vs 冯诺依曼）对调度开销影响更大。
误区二：所有外设中断都设置相同优先级。这会导致中断嵌套不可控，破坏调度器的时序预期。
误区三：忽略时钟源切换对调度的影响。在运行中切换时钟源（如进入低功耗）时，未重新计算SysTick重载值，导致时间片漂移。
误区四：任务栈大小凭经验设置，未进行栈高水位监测。建议在调试阶段使用栈填充0xCC，定期检查栈使用峰值。