3. Tektronix PCIe验证平台搭建

PCIe 验证平台的搭建质量，直接决定后续眼图、抖动、误码率和协议一致性测试结果是否可信。一个完整的 Tektronix PCIe 验证平台通常由五类设备构成：高带宽实时示波器（DSA/DPO/MSO 系列）、PCIe 测试夹具（CBB/CLB 或专用 interposer）、差分探头或同轴电缆、码型发生器（BERT/Pattern Generator）、协议分析仪（Protocol Analyzer）。本节按“信号链—连接—校准—去嵌”的顺序，说明如何把这些设备组合成一个可复现的测量系统。

一、平台组成与信号链拓扑

PCIe 验证的核心是“在正确的参考面上测量正确的信号”。示波器采集的是经过探头、电缆、夹具之后的波形，而规范要求的是 DUT 芯片引脚或连接器处的信号。因此平台搭建的本质，是构建一条从 DUT 到示波器、且损耗与延迟可被量化和补偿的信号链。

典型拓扑如下：DUT（待测板卡或芯片）→ PCIe 连接器 → 测试夹具（CBB 或 interposer）→ SMA 同轴电缆或差分探头 → 示波器通道。对于发送端（Tx）测试，码型发生器通过夹具向 DUT 提供参考时钟或激励；对于接收端（Rx）测试，码型发生器产生带抖动的压力信号，经夹具注入 DUT，协议分析仪则旁路监听链路层数据流。

二、设备连接要点

示波器选择与通道设置：PCIe 3.0（8 GT/s）建议示波器带宽不低于 13 GHz，PCIe 4.0（16 GT/s）建议不低于 23 GHz，PCIe 5.0（32 GT/s）建议 33 GHz 以上。Tektronix DSA/DPO/MSO 系列中，DPO70000 与 DSA70000 系列常用于 PCIe 4.0/5.0 验证。连接时使用差分通道，输入阻抗设为 50 Ω，垂直档位根据信号幅度（典型差分 800 mVpp～1.2 Vpp）调整，避免削顶。

夹具与探头：PCIe 测试常用 CBB（Compliance Base Board）和 CLB（Compliance Load Board）。CBB 提供标准连接器与 SMA 扇出，用于发送端测量；CLB 用于接收端压力测试。若使用差分探头，需注意探头带宽与负载效应；若使用 SMA 同轴电缆，需保证两根电缆等长（长度差控制在 1 mm 以内，约 5 ps 偏斜），否则会引入差分偏斜。

码型发生器与协议分析仪：码型发生器输出需经夹具注入 DUT，输出幅度和共模电压要符合 PCIe 电气规范。协议分析仪通常以 interposer 方式串入链路，捕获 LTSSM 状态跳转和 TLP 数据包，用于协议层问题定位。

三、校准流程

校准的目的是建立“示波器读数”与“参考面真实信号”之间的传递关系。推荐按以下顺序执行：

1. 示波器自校准：开机预热 30 分钟，执行内部校准（Vertical/Horizontal Cal），确保时基和增益准确。
2. 电缆与探头偏斜校准：使用快速边沿信号（如示波器内置校准信号或码型发生器输出）同时接入两条通道，测量两通道之间的时间差，通过 deskew 功能补偿。目标残余偏斜小于 1 ps。
3. 夹具 S 参数提取：用矢量网络分析仪（VNA）测量夹具的 S 参数（S11、S21、S12、S22），保存为 Touchstone（.s4p）文件。若无 VNA，可使用 Tektronix 提供的夹具模型或厂家提供的 S 参数文件。
4. 参考面校准：将校准件（如短路、开路、负载）连接至夹具参考面，验证夹具损耗与延迟是否符合预期。

四、去嵌（De-embedding）流程

去嵌是把夹具和电缆的损耗、延迟从测量结果中移除，使波形回到 DUT 引脚参考面。Tektronix 示波器通常内置去嵌功能（如 DPOJET 或 SDLA 软件）。操作步骤如下：

1. 导入夹具与电缆的 S 参数文件（.s4p）。
2. 在示波器去嵌设置中，指定夹具位于 DUT 与示波器之间的位置，并选择“去除夹具”方向。
3. 设置去嵌带宽，通常与示波器带宽一致，避免高频噪声放大。
4. 执行去嵌后，观察眼图张开度、上升时间是否改善。若去嵌后眼图反而恶化，需检查 S 参数文件是否包含正确的端口顺序和参考阻抗。

五、常见问题与检查清单

平台搭建完成后，建议先用已知良好的参考板卡（golden sample）跑一遍完整测试流程，确认眼图、抖动、误码率均在预期范围内，再切换到待测 DUT。这样可以把“平台问题”与“DUT 问题”区分开，避免误判。