2. PCIe高速信号与通道特性

PCIe从Gen3开始采用8b/10b到128b/130b编码的切换，速率从5 GT/s一路提升到32 GT/s甚至更高。速率越高，信号完整性问题越突出：差分对是否对称、参考时钟是否干净、通道损耗是否在预算内、串扰是否被压制、阻抗是否连续，都会直接决定链路能否稳定训练到目标速率。本节围绕这些物理层要素展开，并给出Tektronix示波器带宽与探头选择的基本原则。

差分信号：不只是两根线

PCIe的发送与接收都使用差分对，D+与D−以相反的相位摆动，接收端取两者之差。理想情况下，共模噪声（如电源波动、地弹）同时叠加在两根线上，相减后被抵消。因此差分信号的价值在于抗共模干扰、降低对外辐射，并让参考电平不再依赖单端地的绝对电位。

但差分并非天然完美。若D+与D−的走线长度不一致，就会产生对内偏斜（intra-pair skew），差分眼图张开度下降；若两条线的间距或参考平面不对称，则差分阻抗偏离100 Ω，产生反射。工程上通常要求对内偏斜控制在几ps以内（例如Gen4/Gen5常按≤5 ps量级约束，具体以设计规范为准），差分阻抗目标为100 Ω±10%。测量时用差分探头或两只单端探头做数学相减，观察差分眼高、眼宽与抖动。

扩频时钟（SSC）：把能量摊开

为满足电磁兼容（EMC）要求，PCIe参考时钟普遍启用扩频时钟（Spread Spectrum Clocking, SSC）。它让时钟频率围绕标称值做周期性小幅度调制，把窄带能量摊开到更宽频段，从而降低峰值辐射。PCIe常用的是向下扩频（down-spread），调制深度约−0.5%，调制频率在30～33 kHz量级。

SSC带来两个后果：一是频偏使时钟周期不断变化，接收端CDR必须能跟踪这种慢速漂移；二是测量时若示波器未正确设置，SSC会被误判为抖动。因此分析SSC时通常需要开启抖动分离，把周期性调制与随机抖动区分开。若链路在启用SSC后误码率上升，应优先检查参考时钟的SSC参数是否超出规范窗口。

参考时钟架构：共时钟与独立时钟

PCIe参考时钟有两种典型架构。共时钟（Common Clock）下，发送端与接收端共用同一时钟源，两端频偏一致，CDR只需处理通道引入的抖动，裕量较大。独立时钟（Independent Reference / SRNS）下，两端各自使用本地时钟，频偏可达±300 ppm甚至更大，CDR必须同时跟踪频偏与SSC，对接收机要求更高。

此外还有数据时钟恢复（CDR）与时钟转发的区别：PCIe并不转发时钟，而是从数据流中恢复时钟。因此参考时钟的质量（相位噪声、SSC线性度、占空比）会通过CDR间接影响整个链路。测量参考时钟时，应关注相位噪声、SSC调制速率与深度、以及时钟的上升/下降时间。

通道损耗与串扰

通道损耗主要来自导体电阻、趋肤效应和介质损耗，随频率升高而增大。PCIe Gen5在16 GHz处的通道损耗预算通常在−28 dB左右（含连接器与线缆），Gen6更严。损耗过大时，接收端眼高被压缩，即使CTLE/DFE也难以恢复。评估损耗常用S参数：插入损耗S21看幅度衰减，回波损耗S11看反射，串扰看S31/S41等。

串扰分为近端串扰（NEXT）与远端串扰（FEXT）。NEXT在发送端附近测量，FEXT在接收端附近测量。PCIe差分对之间若间距不足、参考平面不完整，串扰会显著恶化眼图。抑制手段包括增大对间距、在相邻对之间加地孔/地线、避免长距离平行走线、保持参考平面连续。

阻抗匹配与TDR

PCIe要求差分阻抗100 Ω，单端50 Ω。阻抗不连续点（过孔、连接器、封装引脚、走线宽度突变）会产生反射，表现为TDR曲线上的台阶或尖峰。用TDR（时域反射）测量时，横轴是距离，纵轴是阻抗；若看到明显偏离100 Ω的尖峰，说明该处需要优化。常见做法是调整过孔反焊盘、增加回流地孔、控制走线到参考平面的距离。

示波器带宽与探头选择原则

测量PCIe信号时，示波器带宽应至少覆盖信号主要谐波。经验上，带宽 ≥ 1.5× 信号奈奎斯特频率；对于Gen5（16 GHz奈奎斯特），建议带宽≥50 GHz才能较完整地观察眼图与抖动。带宽不足会滤掉高频成分，使眼图“变好看”但掩盖真实问题。

探头选择同样关键。差分探头应具备低输入电容（通常<0.5 pF）和高共模抑制比，避免加载被测通道。测量参考时钟可用低电容单端探头；测量差分对则优先使用差分探头或两只匹配单端探头做数学相减。探头接地引线要尽量短，否则会引入振铃和额外电感。

教学示例：Gen4通道预算速查

以下为教学示例参数，用于说明如何把各项损耗与裕量组织成一张可核对的预算表，并非实测结果。

实际调试时，建议先确认参考时钟的SSC与相位噪声是否达标，再用TDR检查通道阻抗连续性，最后用眼图与抖动分解判断接收端裕量。若眼图闭合，应依次排查：损耗是否超预算、串扰是否过大、阻抗是否突变、探头是否加载过重。只有把物理层各要素逐一量化，才能让PCIe链路在目标速率下稳定训练并保持低误码率。