2. PDN阻抗与目标阻抗

电源完整性（PI）的核心问题，可以归结为一句话：芯片在任意时刻需要多少电流，PDN就必须在足够短的时间内、以足够小的电压波动把它送过去。PDN阻抗曲线正是衡量这一能力的“体检报告”，而目标阻抗则是判断这份报告是否合格的判据。理解这两者的关系，是从“看波形猜问题”走向“按指标定位问题”的关键一步。

一、PDN阻抗曲线到底在表达什么

PDN从稳压模块输出端到芯片电源引脚，中间经过体电容、陶瓷电容、封装电容、平面、过孔和焊球。把这一整条路径从芯片侧看进去，用交流小信号扫频得到的阻抗模值随频率变化的曲线，就是PDN阻抗曲线。横轴是频率，纵轴是阻抗模值，通常用对数坐标。

曲线上的每一个“峰”都对应一个并联谐振，每一个“谷”对应一个串联谐振或电容的有效频段。低频段由VRM的闭环输出阻抗主导，通常在几十千赫以下呈较低且平缓的阻值；中频段由大容量体电容和陶瓷电容的容性阻抗与等效串联电感（ESL）共同决定，电容在自谐振频率以下呈容性、阻抗随频率下降，超过自谐振频率后呈感性、阻抗随频率上升；高频段则由封装内电容、平面电容和芯片内部去耦主导。多个电容并联时，不同容值之间的谐振会在曲线上形成明显的阻抗尖峰，这些尖峰就是噪声放大的风险点。

因此，读阻抗曲线要抓住三件事：低频阻值是否足够低、中频是否存在超过目标线的尖峰、高频段是否在芯片工作频带内保持低阻。曲线不是越平滑越好，而是要在芯片真正敏感的频段内始终低于目标阻抗。

二、目标阻抗的计算与工程修正

目标阻抗的基本定义来自欧姆定律的交流形式：允许的电源电压纹波除以芯片可能出现的最大瞬态电流。写成公式为：

Z_target = ΔV_allowed / I_transient

其中：
ΔV_allowed = V_nominal × 允许纹波百分比
I_transient = 芯片最大阶跃电流（通常取最大电流的一定比例）

举例说明（以下为教学示例参数，非实测结果）：某FPGA内核供电1.0V，允许纹波±3%，则ΔV_allowed = 1.0V × 3% = 30mV。若该芯片最大瞬态阶跃电流估算为10A，则Z_target = 30mV / 10A = 3mΩ。这意味着从直流到芯片敏感频段，PDN阻抗都必须低于3mΩ。

实际工程中还要做三点修正。第一，纹波预算要扣除VRM自身静态误差、负载调整率和远端检测误差，留给PDN的往往只有总预算的50%～70%。第二，瞬态电流不能简单取最大电流，而应取“最大电流变化率×持续时间”对应的有效阶跃，通常用芯片厂商提供的电流阶跃模型或实测负载阶跃波形估算。第三，目标阻抗应覆盖到芯片内部去耦失效的频率上限，一般取芯片时钟频率的3～5倍或数百兆赫，具体取决于工艺和封装。

三、Tektronix阻抗测试方法：从单端到双端口

测量PDN阻抗的经典工具是矢量网络分析仪，但Tektronix的示波器配合TDR/TDT模块或专用阻抗分析软件，同样可以完成从毫欧到千欧量级的阻抗提取。常用方法有两种。

方法一：TDR单端口反射法。用TDR模块产生快速阶跃，注入PDN测试点，采集反射波形，通过反射系数Γ = (Z_PDN − Z_0)/(Z_PDN + Z_0)反推阻抗。Z_0通常为50Ω。该方法适合低频到几百兆赫，能直观看到阻抗随频率或距离的变化，但对测试点选择和探头接地要求极高。接地回路过长会引入额外电感，使高频阻抗被严重高估。

方法二：双端口并联直通法。用两台探头或一个双端口夹具，一端注入、一端接收，测量S21，再通过Z_PDN ≈ 25Ω × S21/(1−S21)（50Ω系统）换算阻抗。该方法能有效抑制探头接地电感的影响，适合高频段测量，是Tektronix推荐用于PDN阻抗曲线提取的方式。测试时需要在PDN上选择一个靠近芯片电源引脚、接地过孔密集的测试点，并用同轴或专用PDN探头完成连接。

无论哪种方法，校准都是前提。TDR法要做短路、开路、50Ω负载校准；双端口法要做SOLT或TRL校准，把夹具和探头的影响从数据中剥离。校准后还要用已知电阻或电容验证，确认低频阻值读数与万用表一致，才能认为测量链路可信。

四、实战案例：一次中频尖峰的超标定位

某高速SerDes供电轨标称0.9V，允许纹波±2.5%，即ΔV_allowed = 22.5mV。芯片瞬态阶跃电流估算为8A，则Z_target = 22.5mV / 8A ≈ 2.8mΩ。设计团队用Tektronix双端口法在芯片电源球附近测量PDN阻抗，校准后得到曲线。

低频段（10kHz～100kHz）阻抗约1.5mΩ，低于目标线，说明VRM和体电容配置合理。但在约8MHz处出现一个明显尖峰，峰值约4.2mΩ，超过2.8mΩ目标线约50%。继续观察发现，该尖峰对应的是两颗不同容值陶瓷电容并联后的反谐振点：一颗100nF电容在约10MHz自谐振，另一颗10μF电容在约2MHz自谐振，两者在中间频段形成感性—容性并联谐振，抬高了阻抗。

处理方式不是简单加电容，而是调整电容组合。在8MHz附近增加一颗1nF小电容，把反谐振点向高频推移并降低峰值；同时缩短10μF电容到芯片的过孔距离，降低其等效串联电感。重新测量后，8MHz处尖峰降至约2.1mΩ，全频段低于目标线。这个案例说明：阻抗曲线上的尖峰位置直接指向具体的电容组合和布局问题，目标阻抗则给出了“超标多少、需要压到多少”的量化依据。

五、把曲线、目标与测试串成闭环

PDN阻抗曲线回答“现在是什么样”，目标阻抗回答“应该是什么样”，Tektronix测量方法回答“怎么知道差多少”。三者构成一个可执行的闭环：先根据芯片电流和纹波预算算出目标阻抗，再用校准后的双端口或TDR方法测出实际曲线，逐段比对，定位超标频段，回溯到具体的电容、平面或过孔，修改后复测验证。掌握这个闭环，PDN设计就不再依赖经验试错，而是有明确判据和可重复验证的工程过程。