2. PXI机箱与控制器选型
在高速采集与实时信号分析系统中，机箱与控制器并不是“装板卡的盒子”和“跑软件的电脑”这么简单。它们共同决定了系统能插多少块采集卡、每块卡能跑多高的采样率、数据能否实时无损地送到 CPU 或主机、以及多通道之间能否严格同步。选型时如果只看“槽位够不够”，往往会在后期遇到带宽瓶颈、触发抖动或时钟不同步的问题。本节围绕 PXI、PXIe、PXI Express Gen3 的带宽与槽位规划、嵌入式控制器与远程控制方案、以及时钟与触发背板资源分配三条主线展开。
一、PXI、PXIe 与 Gen3：先分清“插得进”和“跑得动”
PXI 规范最初基于 PCI 总线，采用 32 位/33 MHz 并行总线，单槽理论峰值约 132 MB/s，且所有槽位共享这条总线。这意味着当多块采集卡同时传输数据时，带宽是“分着用”的。PXIe（PXI Express）则把并行总线换成了高速串行链路，每个槽位拥有独立的 PCIe 通道，不再共享，带宽随 PCIe 代数和通道数成倍提升。
常见配置中，PXIe 机箱会提供若干“混合槽”（Hybrid Slot），既能插 PXIe 卡，也能兼容 PXI 卡；而系统槽（System Slot）专门用于插入控制器或远程控制模块。PXI Express Gen3 单条 PCIe 通道（x1）理论速率约 8 GT/s，实际有效带宽约 985 MB/s；x4 约 3.9 GB/s，x8 约 7.9 GB/s。下表给出常见链路的量级参考（均为理论值，实际受编码、协议开销和机箱背板设计影响）：
| 链路类型 | 通道数 | 理论有效带宽（约） | 典型用途 |
|---|---|---|---|
| PXI（PCI 32/33） | 共享 | 132 MB/s | 低速控制、DMM、开关模块 |
| PXIe Gen1 | x1 | 250 MB/s | 中低速数据采集 |
| PXIe Gen2 | x4 | 1.6 GB/s | 多通道中高速采集 |
| PXIe Gen3 | x4 | 3.9 GB/s | 高采样率数字化仪、宽带信号分析 |
| PXIe Gen3 | x8 | 7.9 GB/s | 多通道高速同步采集、流盘 |
槽位规划的核心是“带宽预算”。假设一块数字化仪为 2 通道、每通道 14 位、采样率 1 GS/s，则原始数据率约为 2 × 14 bit × 1 GS/s = 28 Gbit/s ≈ 3.5 GB/s。若该卡占用 x8 Gen3 链路，理论 7.9 GB/s 尚有余量；若只给 x4，则 3.9 GB/s 已接近上限，再叠加协议开销和突发传输，很容易丢点。因此选型时要先算清每块卡的峰值数据率，再对照机箱每个槽位的链路宽度和代数，而不是只看槽位数量。
二、嵌入式控制器与远程控制方案
控制器选型的第一分岔是“嵌入式”还是“远程”。嵌入式控制器直接插入机箱系统槽，本质是一台带 PXIe 背板接口的工业计算机，CPU、内存、硬盘、显示接口都在机箱内，数据路径最短，延迟最低，适合实时性要求高、需要确定性响应的场景，例如闭环控制、在线监测、硬件在环测试。它的缺点是成本较高、升级受机箱和控制器绑定、机箱附近需要散热和操作空间。
远程控制方案则通过 MXI-Express（如 PCIe 外接卡 + 光纤/铜缆）或 Thunderbolt、以太网等方式，把机箱连接到外部 PC 或服务器。它的优势是主机可放在机房或办公区，机箱可放在靠近被测对象的位置，便于多机箱扩展和集中管理；代价是链路引入额外延迟，且带宽受 MXI 链路代数限制。例如 MXI-Express Gen3 x8 理论约 7.9 GB/s，但实际有效带宽会低于机箱内部直连。对于需要长时间流盘、多机箱级联或远程无人值守的采集系统，远程方案更灵活；对于微秒级闭环或严格实时分析，嵌入式控制器通常更稳妥。
三、时钟与触发背板资源分配
多通道同步是高速采集的核心难题。PXIe 背板提供了几类关键资源：10 MHz 参考时钟用于锁定各模块时基；100 MHz 差分时钟用于高速同步；PXI_STAR 是点对点触发线，适合低抖动、高确定性的模块间触发；PXI_TRIG[0..7] 是共享触发总线，适合广播式触发；PXIe_DSTAR 则用于差分星形触发，进一步降低抖动。分配时要注意：共享触发线同一时刻只能承载一个触发事件，若多个模块需要不同触发源，应规划到不同的 TRIG 线或使用 STAR 点对点连接。
一个典型配置示例：系统槽插入嵌入式控制器，混合槽 1 插入高速数字化仪作为主设备，混合槽 2 插入任意波形发生器，混合槽 3 插入 DIO 模块。同步方案为：数字化仪输出 10 MHz 参考时钟到背板，波形发生器和 DIO 模块锁定该时钟；数字化仪通过 PXI_STAR 向波形发生器发送启动触发，通过 PXI_TRIG0 向 DIO 模块广播采样时钟。这样三块卡共享同一时基和同一触发起点，通道间偏斜可控制在纳秒级。若把触发全部挂在 TRIG0 上，则启动触发和采样时钟会互相干扰，导致误触发或丢点。
四、选型检查清单
综合以上内容，实际选型可按以下顺序推进：先列出所有模块的峰值数据率，求和后与机箱总上行带宽比较，留出至少 30% 余量；再确认每个槽位的链路宽度和代数是否匹配模块需求；然后决定嵌入式还是远程控制，并核算链路延迟是否满足实时性；最后分配时钟与触发线，明确主时钟源、参考时钟去向、启动触发路径和采样时钟路径。按这个顺序做，机箱与控制器选型就从“凭感觉插卡”变成了可计算、可验证的工程决策。