📚 课程目录第4章 LabVIEW FPGA编程模型与数据流

4. LabVIEW FPGA编程模型与数据流

在LabVIEW FPGA中，程序不是“按行执行”的软件，而是被编译成硬件电路。理解这一点，是理解本章所有编程结构的起点。FPGA上的每个函数、每个判断、每次加法都会占用真实的逻辑资源，并在时钟边沿到来时并行更新。因此，LabVIEW FPGA的编程模型本质上是数据流驱动 + 时钟节拍约束：一个节点只有在所有输入数据都就绪时才会执行，而执行结果又会在下一个时钟沿被下游节点取用。高速采集场景下，这种模型决定了采样能否稳定、数据能否及时搬运、处理能否在采样间隔内完成。

单周期定时循环：把“一次循环”压缩成一个时钟周期

单周期定时循环（Single-Cycle Timed Loop，SCTL）是FPGA高速采集最核心的结构。它强制循环体内的所有逻辑在一个时钟周期内完成，编译器会据此进行流水线优化和时序收敛。例如在40 MHz采样时钟下，一个时钟周期为25 ns；若SCTL内只做“读取ADC数据→写入FIFO”两件事，逻辑延迟通常可以轻松满足。但如果把复杂的浮点运算、除法或大位宽比较塞进SCTL，编译器会报时序违规，提示无法在单周期内完成。

使用SCTL时要注意三点：第一，循环体内不能有等待、延时或阻塞型节点；第二，循环次数通常由外部条件或固定计数控制，而不是依赖软件循环变量；第三，SCTL的循环间数据传递必须通过移位寄存器或反馈节点显式表达，不能依赖局部变量。下面是一个典型的采集SCTL结构示意：

单周期定时循环（时钟：40 MHz）
├─ 读取ADC并行数据（16位）
├─ 与上一周期采样值做差分（移位寄存器提供）
├─ 判断是否超过阈值（比较器）
├─ 若超阈值，写入高速FIFO
└─ 更新移位寄存器：当前值 → 下一周期“上一值”

这段逻辑在一个时钟周期内完成，意味着每25 ns就能处理一个采样点。若ADC为16位、40 MS/s，则数据率为80 MB/s，SCTL必须保证每个周期都能吞吐一个样本，否则就会丢点。

While循环：适合慢速控制与状态轮询

While循环在FPGA中同样存在，但它不像SCTL那样被强制单周期完成。While循环的每次迭代可能跨越多个时钟周期，因此更适合低速控制、状态机轮询、与主机通信握手等场景。例如，用While循环每1 ms检查一次温度传感器是否超限，或者等待上位机下发新的采集参数。在高速采集主路径上，不应把ADC采样放入普通While循环，因为循环迭代时间不确定，容易造成采样间隔抖动甚至丢点。

一个常见的混合结构是：SCTL负责高速采样与预处理，While循环负责参数更新和状态上报。两者通过FIFO或寄存器进行跨时钟域通信。例如，SCTL以40 MHz写入FIFO，While循环以10 kHz读取FIFO并打包上传，这样既保证了采样实时性，又降低了上位机通信压力。

顺序结构：在并行世界中表达先后依赖

LabVIEW FPGA默认并行执行，但有些操作必须按顺序发生，例如“先配置ADC寄存器，再启动采集”“先清空FIFO，再使能写入”。顺序结构（Sequence Structure）就是用来表达这种强制先后关系的。在FPGA中，顺序结构的每一帧仍然要满足时序约束，不能把长延时操作放在同一帧内。实际工程中，更推荐用状态机或使能信号链来替代多层顺序结构，因为顺序结构会降低代码可读性，也不利于编译器优化。

例如，上电初始化可以写成三帧顺序结构：第一帧拉低ADC复位，第二帧等待至少100个时钟周期，第三帧拉高复位并配置采样率。这里的“等待100个时钟周期”可以用计数器实现，而不是用软件延时。

移位寄存器与反馈节点：让数据在周期之间流动

在SCTL和While循环中，移位寄存器（Shift Register）和反馈节点（Feedback Node）是保存“上一周期状态”的关键。移位寄存器在循环边框上成对出现，左侧读取上一周期值，右侧写入当前周期值。反馈节点则更简洁，适合只传递一个变量的场景。两者在硬件上都会映射为寄存器，占用触发器资源。

在高速采集里，移位寄存器常用于：计算相邻采样点差分、实现滑动平均、记录上一次触发状态、累加采样计数。例如，要计算16点滑动平均，可以在SCTL内用移位寄存器保存最近16个采样值，每个周期更新一次并求和。但要注意，16个16位寄存器会占用256个触发器，若资源紧张，可以改用FIFO或块RAM实现。

下面这张图展示了高速采集路径中SCTL、移位寄存器、FIFO与While循环的数据流关系，以及各环节的时钟域和典型速率：

高速采集中的组合使用与资源权衡

把上述结构组合起来，一个典型的高速采集FPGA程序可以这样组织：SCTL以40 MHz运行，每个周期读取ADC、做简单预处理、写入FIFO；移位寄存器在SCTL内保存上一次采样值，用于差分或触发判断；While循环以较低速率读取FIFO，打包后通过DMA上传主机；顺序结构只在上电初始化时使用一次。这样既保证了采样实时性，又避免了主机通信拖慢采集路径。

资源方面需要关注：每个移位寄存器位占用一个触发器；SCTL内的乘法器、除法器会消耗DSP Slice；FIFO使用块RAM。以Xilinx Artix-7为例，若SCTL内做16位×16位乘法，约消耗1个DSP48；若做16点滑动平均，需要16个16位寄存器（256个触发器）和1个加法树。若资源紧张，可以降低平均点数或改用FIFO+软件后处理。

实践建议：在SCTL中尽量只保留“必须每周期执行”的操作。阈值比较、差分、简单累加可以放在SCTL；复杂滤波、FFT、打包上传应放到While循环或主机端。若SCTL编译报时序违规，优先检查是否有除法、浮点、大位宽比较或长组合逻辑，尝试拆分为多周期流水线或移出SCTL。

常见误区：把ADC采样放在普通While循环中，认为“循环够快就行”。实际上While循环的迭代时间受编译结果和逻辑延迟影响，可能远大于采样周期，导致采样间隔不均匀甚至丢点。高速采集的主采样路径必须使用SCTL或时钟驱动的寄存器链。

总结来说，LabVIEW FPGA的高速采集编程模型可以概括为：SCTL管采样，While管搬运，顺序管初始化，移位寄存器管周期间状态。理解每个结构的时钟行为和资源代价，才能在实际工程中做出合理的取舍，让采集既稳定又高效。