2. FPGA硬件平台与I/O架构选型
在LabVIEW FPGA高速采集系统中，FPGA板卡不是一块“可编程芯片”那么简单，它同时决定了采样率上限、通道扩展能力、时钟质量、触发精度以及数据能否实时送进主机。选型时如果只盯着FPGA逻辑单元数量，往往会在项目后期被ADC接口带宽、时钟抖动或触发同步问题卡住。本节从板卡形态、ADC/DAC接口标准、时钟与触发总线三个层面展开，最后给出按采样率与通道数选硬件的判断方法。
一、常用FPGA板卡形态与适用场景
工程中常见的FPGA硬件平台大致分为四类。第一类是NI的FlexRIO体系，由FPGA模块（如PXIe-7975/7976，Kintex-7系列）加可插拔I/O适配模块组成，适配模块决定模拟前端，FPGA模块决定处理能力，适合需要自定义协议或高通道密度的场景。第二类是PXIe/PXI机箱式板卡，如PXIe-7846R、PXIe-7858R等，把FPGA、ADC/DAC和时钟集成在一块卡上，背板提供100 MHz参考时钟和触发总线，适合多卡同步。第三类是SoC/SoM方案，如Zynq-7000或Zynq UltraScale+核心板，PS端跑Linux、PL端跑FPGA逻辑，适合需要本地存储或网络卸载的嵌入式采集。第四类是CompactRIO/C系列模块，采样率通常较低（几十kS/s到几MS/s），但抗振、宽温、供电简单，适合工业现场。
选择形态时先问三个问题：通道数是否超过单卡能力、是否需要多卡同步、主机是否需要实时处理。若通道数在8路以内、采样率在100 MS/s以下，单块PXIe FPGA卡通常最省事；若需要32路以上同步采集，FlexRIO加多适配模块或PXIe多卡背板触发更合适；若现场无PXIe机箱，则考虑SoC或cRIO。
二、高速ADC/DAC接口标准
ADC与FPGA之间的接口决定了数据能否被正确接收。常见标准有并行LVDS、JESD204B/JESD204C和串行LVDS。并行LVDS接口简单，每位数据配一对差分线，采样率在100～250 MS/s、分辨率12～16位时常用，但引脚数随位数线性增长，16位双沿采样就需要32对数据线加时钟线，布线密度高。JESD204B用高速串行收发器（如GTP/GTX，线速率3.125～12.5 Gbps）传输，一条lane可承载多通道，引脚少、通道扩展容易，但需要SYSREF和器件时钟严格对齐，链路建立有确定性延迟要求。JESD204C进一步提升到16～32 Gbps，适合GS/s级ADC。
DAC侧同理，高速任意波形输出常用JESD204B接口，低速控制输出可用SPI或并行LVCMOS。选型时要核对FPGA收发器数量是否够用：例如4通道250 MS/s、14位ADC，若用JESD204B、每通道2 lane、线速率6.25 Gbps，则需要8个收发器；若FPGA只有4个GTX，就必须改用并行LVDS或降低通道数。
三、时钟管理与触发总线
高速采集的精度很大程度取决于时钟。FPGA内部逻辑时钟通常由板上晶振经MMCM/PLL倍频得到，但ADC采样时钟必须用低抖动专用时钟芯片（如LMK04828、HMC7044）产生，抖动指标直接影响SNR。以14位、250 MS/s ADC为例，若要求ENOB不低于11.5位，采样时钟RMS抖动一般需控制在100 fs以内。多卡同步时，所有卡共用同一参考时钟（PXIe背板100 MHz或外部10 MHz），并用SYSREF对齐JESD204B链路，使各通道采样时刻偏差小于一个采样周期。
触发总线方面，PXIe背板提供星型触发、多点触发和局部总线。星型触发适合把同一触发信号等延迟送到各槽位，用于多卡同时启动；多点触发适合菊花链式传递。LabVIEW FPGA中通常用“触发与时钟”节点或自定义FIFO把触发事件送到各通道，触发延迟需在FPGA内用计数器补偿。外部触发则通过前面板SMB或PFI接口引入，注意电平标准和去抖。
四、按采样率与通道数选硬件的判断方法
选型可以按“先算带宽、再核接口、后定同步”的顺序推进。第一步计算原始数据率：数据率 = 通道数 × 分辨率 × 采样率。例如4通道、14位、250 MS/s，原始数据率为14 Gbps，若采用8b/10b编码则链路需承载约17.5 Gbps。第二步核对接口：若用JESD204B，按每通道2 lane、线速率6.25 Gbps计算，需要8个收发器；若FPGA只有4个GTX，则要么改用并行LVDS，要么把通道数降到2路。第三步核对时钟：查ADC数据手册的SNR与抖动关系曲线，确认所选时钟芯片在目标频率下的RMS抖动满足ENOB要求。第四步核对同步：多卡场景确认背板星型触发是否可用，SYSREF是否可分配，触发延迟是否能在FPGA内补偿。
下面给出一份可直接对照的选型检查表，字段按实际工程需要设置，不引入无关管理项。
| 检查项 | 示例值 | 判断依据 |
|---|---|---|
| 总数据率 | 14 Gbps（4ch×14bit×250MS/s） | 不超过接口有效带宽的80% |
| 接口类型 | JESD204B，8 lane，6.25 Gbps | FPGA收发器数量≥8 |
| 采样时钟抖动 | ≤100 fs RMS | 满足14位ADC的ENOB≥11.5位 |
| 同步方式 | PXIe背板100 MHz + SYSREF | 多卡通道偏差＜1个采样周期 |
| FPGA逻辑资源 | DSP48≥200，BRAM≥5 Mb | 支持实时滤波与FIFO缓存 |
| 主机传输 | PXIe x8，约3 GB/s | 满足降采样后数据流 |
把上述判断落到LabVIEW FPGA工程里，还需要在项目浏览器中正确配置I/O节点、时钟域和FIFO深度。例如ADC数据进入FPGA后先写入由采样时钟驱动的FIFO，再跨到处理时钟域做滤波或抽取，最后经DMA FIFO送到主机。跨时钟域必须用FIFO或握手同步，不能直接打拍。选型阶段把这些路径想清楚，后续开发才不会因为硬件限制反复返工。