2. DDR接口物理层与协议基础
要理解DDR时序裕量从哪里被消耗，必须先看清物理层把命令、地址和数据“送出去”的方式。DDR3/4/5在协议层保持了相似的基本框架：命令与地址（CA）在时钟边沿采样，数据（DQ）以双沿突发方式传输，并由数据选通信号（DQS）随数据一起发送。但三代内存在拓扑、端接、突发长度和信号速率上不断演进，导致同样的时序预算在不同代际中的分配方式差异很大。
Fly-by拓扑：命令地址的“逐点分支”
DDR3开始，命令地址总线普遍采用Fly-by拓扑：控制器输出的CA信号沿一条主干走线依次经过每一颗DRAM颗粒，在每个颗粒处通过一个短分支（stub）接入。相比早期DDR2的T型分支，Fly-by减少了主干上的阻抗突变，使高速信号反射更可控。代价是各颗粒到控制器的走线长度不同，信号到达时间存在先后差异，因此控制器必须为每个颗粒设置独立的写入/读取时序补偿（Write Leveling、Read Gate Training等）。
Fly-by的另一个关键点是终端电阻：CA总线通常在末端设置一个并联端接（VTT），吸收到达末端的能量，抑制反射。VTT电压一般为VDDQ/2，端接电阻值需与走线特征阻抗匹配，常见为40Ω～50Ω。若端接缺失或阻值偏差过大，CA信号会出现明显的过冲、下冲和振铃，直接压缩采样窗口。
ODT：用片上电阻替代板级端接
DDR2之前，数据总线端接主要靠主板上的分立电阻。DDR3起，DRAM内部集成了可编程的片上端接（ODT），控制器通过模式寄存器设置ODT阻值和开启时机。ODT的核心作用是：当某颗颗粒正在被写入时，它的DQ接收端开启端接，吸收来自总线的反射能量；当它不被访问时，ODT关闭，呈现高阻，避免给总线增加额外负载。
ODT的阻值通常可选RZQ/4、RZQ/6、RZQ/8等（RZQ为240Ω参考电阻），对应60Ω、40Ω、30Ω。选择依据是总线特征阻抗与拓扑：Fly-by下若多颗颗粒同时开启ODT，并联阻值会下降，导致信号幅度被拉低。因此控制器必须精确控制“哪颗颗粒、在哪个时间窗口开启ODT”。写入时，目标Rank的ODT在写命令前若干时钟周期开启，写完成后关闭；读取时，DRAM的ODT关闭，由控制器端的ODT吸收反射。这个时序配合如果出错，眼图会明显塌陷。
读写突发与CA/DQ时序关系
DDR的数据传输以突发为单位。DDR3/4的突发长度BL=8（也可BL=4），DDR5支持BL=16。一次读操作中，控制器发出读命令后，经过CL（CAS Latency）个时钟周期，DRAM开始输出DQS和DQ；DQS的边沿对齐DQ数据窗口的中心（读方向）。写操作中，控制器发出写命令后，经过CWL（CAS Write Latency）个时钟周期，控制器输出DQS和DQ；此时DQS边沿对齐DQ窗口中心（写方向），DRAM用DQS采样DQ。
CA总线与DQ总线的关系可以这样理解：CA是“指令通道”，DQ是“数据通道”，两者通过命令到数据的延迟（CL/CWL）绑定。CA信号在时钟上升沿采样，DQ在DQS双沿传输。因此，CA的建立/保持窗口、DQ的数据有效窗口、DQS与DQ的相位关系，共同决定了系统能否在目标速率下稳定工作。
眼图、抖动与噪声：三个关键指标
眼图是把大量数据比特叠加后形成的统计图形，横轴为时间、纵轴为电压。眼高（Eye Height）反映电压裕量，眼宽（Eye Width）反映时间裕量。眼图张开越大，接收端越容易正确判决。DDR测试中，眼图通常在接收端引脚处测量，并配合模板（Mask）判断是否合格。
抖动（Jitter）是信号边沿相对理想位置的随机或确定性偏移。随机抖动（RJ）服从高斯分布，用RMS值描述；确定性抖动（DJ）有具体来源，如占空比失真、码间干扰、电源噪声耦合。总抖动（TJ）在给定误码率下由RJ和DJ合成。抖动直接压缩眼宽：TJ越大，水平方向可用的采样窗口越小。
噪声（Noise）包括电源噪声、串扰和反射。电源噪声通过PDN阻抗耦合到信号上，表现为眼高降低和边沿抖动；串扰来自相邻走线的容性/感性耦合，与走线间距和信号翻转模式有关；反射由阻抗不连续引起，Fly-by的stub和连接器都是常见反射源。噪声主要压缩眼高，严重时也会通过边沿调制影响抖动。