3. 电源完整性基础

好，咱们进到第三讲。前面聊了信号完整性和串扰，这次我把话题转到电源完整性（PI）。说真的，很多人觉得PI是玄学，不就是给芯片供电嘛，能出啥问题？我早期也这么想，直到有一次产品在量产阶段出现随机死机，排查了快两周，最后发现是去耦电容布局问题。嗯，从那以后我再也不敢小看电源完整性了。

今天我们就掰开揉碎讲三个核心概念：电源噪声、PDN阻抗、去耦电容作用。你把这三点搞明白，至少80%的PI问题能自己定位。

3.1 电源噪声从哪来？

电源噪声说白了就是电压轨上的纹波和毛刺。纹波是周期性波动，毛刺是瞬态尖峰。为什么会这样？因为你不可能把电源变成完美的直流。

我习惯把噪声来源分成三类：

• 开关噪声：芯片内部晶体管不停开关，瞬间抽取大电流。这个电流在PDN上形成压降，产生噪声。
• 负载瞬变：比如CPU从休眠切换到满负荷，电流变化率（dI/dt）极高。你想想看，电流突变，电感上的感应电势L·(dI/dt)直接拉高或拉低电源轨。
• 耦合噪声：隔壁信号线通过寄生电容或互感串扰到电源平面。我在一个DDR4项目里就遇到过，时钟信号通过电源平面耦合到其他电源域，导致逻辑误判。

3.2 PDN阻抗是怎么回事？

PDN（电源分配网络）阻抗，说白了就是电流从电源模块流过PCB、过孔、平面、去耦电容，最后到达芯片这一路上遇到的交流阻抗。为什么关心它？因为根据欧姆定律，V = I × Z。电流波动ΔI，在PDN阻抗Z上产生的压降就是ΔV = ΔI × Z。我们希望ΔV小于芯片的允许纹波范围，就必须把Z控制在一个目标值以下。

PDN阻抗目标是频率的函数。低频段电源模块输出阻抗可以压得比较低，但到了中频段，电源模块响应不过来，靠的是去耦电容；到了高频段，电容的ESL和PCB平面寄生电感成了主角。

我给大家一个典型的目标阻抗计算公式：

Z_target = (Vcc × Ripple_allow) / (I_max - I_min)

举例：
Vcc = 1.8V， 允许纹波 3%， 则Ripple_allow = 0.054V
I_max - I_min = 2A
Z_target = 0.054 / 2 = 27 mΩ

注意，这是一条全频带约束。从DC到芯片关注的最高频率（比如DDR数据速率的谐波），任何一点阻抗都不能超过27mΩ。做不到？芯片就会掉电压，系统复位。

PDN各频段阻抗主导因素

频段	主导元素	典型阻抗范围
DC ~ 1kHz	电源模块反馈环路	<10 mΩ
1kHz ~ 1MHz	体电容（电解/钽电容）	10~100 mΩ
1MHz ~ 100MHz	陶瓷电容（MLCC）	1~100 mΩ
100MHz ~ 10GHz	PCB平面电容 + 封装寄生	0.1~10 Ω

你可能会问：阻抗曲线长什么样？我直接画个图给你看。

图里这个反共振峰（红色圈）最危险。当电容的ESL和平面电感形成LC谐振，阻抗会飙升，超过目标线。你想想看，芯片在那个频率的电流波动就会产生很大电压跌落。我见过一块板子，在130MHz附近阻抗飙到80mΩ，而目标要求是30mΩ，结果DDR的DQ信号时不时出错。解决办法就是改变电容的并联数量、容值和封装，把谐振峰展平。

3.3 去耦电容的作用

去耦电容就一个目的：提供低阻抗路径。当芯片瞬间拉电流，电容先放电补上，等电源反应过来再给电容充电。这个动作把ΔI的尖峰平滑掉了。

但你得知道，电容的阻抗是频率的函数：

理想电容： Zc = 1/(2πfC)
实际电容： Z = ESR + (1/(2πfC) 串联 j2πf·ESL)

每个电容都有一个自谐振频率，在谐振点阻抗最低（等于ESR）。低于谐振点呈容性，高于谐振点呈感性。所以你用一个大电容去滤高频噪声根本没用，因为它ESL大，高频段是电感，阻抗反而大。

去耦电容的摆放也讲究。我给大家总结一个口诀：

• 就近：电容离芯片电源管脚越近越好，尽量控制在3mm以内。
• 小回路：电容的GND过孔和电源过孔挨着放，让回路面积最小。
• 低ESL：优先选0201封装甚至01005，ESL更小。
• 冗余：同样的容值可以放两颗并联，ESR和ESL减半。

曾经有一个实习生，他画的板子电容离IC 2cm远，还走了很长一段细线。结果电容完全没起到作用，纹波照旧。后来我把电容挪到管脚旁边，加了两个过孔，纹波从80mV降到了20mV。嗯，这就是布局的力量。

3.4 总结一下三个核心

我习惯用一句话概括：电源噪声是问题，PDN阻抗是度量，去耦电容是手段。设计时先算目标阻抗，再通过仿真或者经验（电阻抗曲线），然后选电容、放电容、调布局。保证从DC到目标频率，阻抗始终低于目标线。

好，这一章就到这。下节课我们会把PI和SI结合起来，讲一个真实的多层板电源地平面设计案例。到时候你会看到，理论和实践差在哪。