2. 信号完整性基础

做高速PCB设计，信号完整性是绕不开的门槛。我刚开始接触的时候，总觉得这些概念玄乎，不就是个方波嘛，能有多大问题？直到有一次调试一块DDR3板子，波形上去一看，心里直接凉了半截——好好的时钟线上挂满了毛刺，系统根本跑不稳。所以今天，我把反射、振铃、过冲/下冲这几个基本概念掰开揉碎，结合我踩过的坑，给你讲明白。

反射：信号在“不匹配”的路口迷路了

什么叫反射？说白了就是信号走在传输线上，遇到阻抗突变的地方，一部分能量被弹回来。就像水波撞到石头，会反弹形成新的波纹。

反射的根本原因是阻抗不匹配。信号从驱动端出发，沿着特性阻抗为Z₀的走线传输，到达接收端时，如果接收端阻抗Z_L不等于Z₀，就会反射。反射系数Γ = (Z_L - Z₀) / (Z_L + Z₀)。这个公式你肯定见过，但我建议你别只背公式，记住一个结论就行：负载阻抗越大，反射波极性越正；负载阻抗越小，反射波极性越负。

我在项目中遇到过最典型的反射案例：一条LPDDR4数据线，走线特性阻抗50Ω，但接收端封装里寄生电容太大，等效阻抗跌到30Ω。结果反射回来的负波叠加到入射波上，导致信号幅度掉到1.0V以下，误码率飙升。后来在接收端加了串联匹配电阻，才把反射压下去。

反射的直接后果就是波形畸变，进而引发振铃、过冲/下冲。咱们继续往下看。

振铃：信号在“来回弹”中产生的阻尼震荡

振铃是反射的“连环套”。当信号反射发生后，反射波回到源端，如果源端阻抗也不匹配，又会再次反射回负载端。就这样来来回回多次反射，波形就会像敲钟一样震荡起来，形成振铃。

振铃的频率由信号在传输线上的往返延时和电路中的寄生电容、电感共同决定。可以近似看作一个RLC回路受阶跃激励后的响应。我习惯用仿真软件扫一下S参数，看看有没有明显的谐振峰。如果有，那基本就是振铃的来源。

举个例子：我曾经调一块PCIe Gen3的参考时钟，走线从PLL输出到多个负载，因为走线分支未做阻抗补偿，结果在接收端看到一串约200ps周期的振铃。原因是分支处的阻抗不连续，信号在主干和分支之间来回反射，形成了高频震荡。解决办法很简单——把分支缩短到<500 mil，并在分支根部加一个33Ω的串阻吸收多余能量。

振铃影响因素	典型抑制方法
多次反射	源端/终端匹配
寄生LC谐振	减小回路电感、优化返回路径
分支不连续	缩短分支、加串阻
上升沿过陡	控制slew rate、加RC缓坡

过冲/下冲：信号翻过了该待的“天花板”

过冲是信号在上升沿时瞬时电压超过了稳定高电平的峰值；下冲则是下降沿时瞬时电压低于稳定低电平。你也可以叫“超调”和“欠调”。

成因其实和反射振铃同源——阻抗不匹配和寄生参数。当过冲严重时，信号电压可能超过接收管脚的最大额定值，直接把芯片打坏。我有一块板子，FPGA的IO口经常莫名其妙烧毁，反复检查才发现是时钟的过冲达到了4.1V，而芯片耐压只有3.6V。后来在时钟源端加了22Ω串联电阻，把过冲降到了3.3V以下，问题才解决。

下冲的危害同样致命。如果下冲幅度太大，信号可能低于接收端的输入低电平阈值，导致逻辑误判。而且下冲之后的反弹还会占用稳态时间，影响建立/保持时间裕量。

• 过冲：上升沿超调量，通常用%表示（超过V_OH的幅度 / V_OH - V_OL）
• 下冲：下降沿欠调量，同理
• 振铃：过冲+下冲+后续衰减震荡

你想想看，这三个现象其实是“一母同胞”。反射是根本原因，振铃是反射的动态表现，过冲/下冲是振铃的第一周期幅度。所以排查故障时，往往只要抓住阻抗匹配这一个关键点，就能同时解决所有问题。

一张SVG图看懂信号反射、振铃、过冲/下冲

下面这张图把成因和波形对应起来，你仔细看看，应该能一目了然。

_L - Z₀) / (Z_L + Z₀) 0 t₁ t₂ t₃ V_OH V_OL 过冲 振铃区 下冲 理想信号 实际信号（含反射）

看到图里的波形没？信号在t₁时刻上升，因为负载不匹配，瞬间反弹导致电压冲过了V_OH（过冲）。之后反射波在源端和负载之间来回反弹，形成一段衰减震荡（振铃区）。然后在下边沿，同理出现下冲，然后再穿越阈值。整段波形上的毛刺，根源就是那个反射系数Γ不为零。

如何快速判断反射严重程度？

我一般用两个指标粗略判断：

• 回波损耗（Return Loss）：S₁₁在目标频段内是否低于-10dB，低于-15dB算比较理想。
• 时域反射计（TDR）阻抗曲线：看阻抗是否在±10%的窗口内平稳，如果出现尖峰或深谷，就要注意了。