2. 测试结构基础
在工艺流片阶段，测试结构（Test Structure）是连接工艺参数与电学性能的桥梁。通过精心设计的电阻、电容及晶体管测试结构，工程师能够快速定位工艺偏差、提取模型参数并评估器件可靠性。本章将系统阐述三类基础测试结构的物理设计原理、关键尺寸定义及典型布局策略。
2.1 电阻测试结构
电阻测试结构主要用于提取薄层电阻（Rsh）、接触电阻（Rc）及线宽偏差（ΔW）。常见结构包括四端 Kelvin 结构与十字桥式结构。
2.1.1 四端 Kelvin 电阻结构
Kelvin 结构通过分离电流力端口与电压感测端口，消除引线电阻与接触电阻的影响，实现高精度薄层电阻测量。其核心设计规则如下：
- 电流端口（I+/I-）：位于结构两端，提供恒定激励电流。
- 电压端口（V+/V-）：位于电阻体内部，感测电压降。
- 关键尺寸：电阻体长度 L 与宽度 W 需满足 L/W > 5，以保证电流均匀性。
2.1.2 十字桥式电阻结构
十字桥式结构（Cross-Bridge Resistor）用于同时提取薄层电阻与线宽偏差。其由长条形电阻体与横向电压抽头组成，通过多组电压测量值计算 ΔW。
| 参数 | 符号 | 提取公式 | 典型值（28nm） |
|---|---|---|---|
| 薄层电阻 | Rsh | Rsh = (VAB / I) × (Wdrawn / L) | 5 ~ 15 Ω/□ |
| 线宽偏差 | ΔW | ΔW = Wdrawn - (Rsh × L / Rmeas) | -5 ~ +10 nm |
| 接触电阻 | Rc | Rc = (Vcontact / I) / Ncontact | < 10 Ω/contact |
2.2 电容测试结构
电容测试结构用于提取栅氧化层电容（Cox）、金属层间电容（Cint）及边缘电容（Cfringe）。典型结构包括 MOS 电容、叉指电容及叠层电容。
2.2.1 MOS 电容结构
MOS 电容以多晶硅/金属栅极为上极板、衬底为下极板，通过 CV 测试提取氧化层厚度（Tox）与界面态密度（Dit）。设计时需注意：
- 面积选择：大面积（100×100 μm²）用于提取 Cox，小面积（10×10 μm²）用于评估边缘效应。
- 栅极材料：多晶硅栅需重掺杂（N+ 或 P+）以避免耗尽效应。
- 隔离环：必须添加 P+ 或 N+ 保护环，防止寄生沟道导通。
2.2.2 叉指电容结构
叉指电容（Interdigitated Capacitor）用于提取金属层间介质厚度及边缘电容。其由两组交叉排列的金属指条构成，通过改变指条间距（S）与指条宽度（W）分离面电容与边缘电容。
- 指条数量 N：通常为 20 ~ 100 对，以保证总电容值在 0.1 ~ 10 pF 范围内。
- 指条间距 S：最小间距由光刻分辨率决定，用于提取边缘电容占比。
- 指条长度 L：固定值（如 50 μm），用于归一化电容密度。
2.3 晶体管测试结构
晶体管测试结构是工艺监控的核心，用于提取阈值电压（Vth）、饱和电流（Idsat）、亚阈值摆幅（SS）及沟道迁移率（μeff）。常见结构包括单管结构、阵列结构及环形振荡器。
2.3.1 单管测试结构
单管结构包含独立的源极（S）、漏极（D）、栅极（G）及衬底（B）端口，支持完整的 DC/AC 特性测试。设计时需考虑：
- 沟道长度 L：设置多个长度（如 0.1/0.5/1/10 μm），用于提取 Leff 与 Rsd。
- 沟道宽度 W：固定宽度（如 1 μm），避免窄沟道效应干扰。
- 接触孔数量：源漏区接触孔数量需满足电流承载能力，通常每 μm 宽度至少 1 个接触孔。
| 参数 | 测试条件 | 提取方法 | 工艺监控意义 |
|---|---|---|---|
| Vth | Vds = 50 mV | 线性外推法 (Id - Vg 曲线) | 栅氧化层厚度与掺杂浓度 |
| Idsat | Vds = Vdd, Vg = Vdd | 直接读取饱和区电流 | 驱动能力与载流子迁移率 |
| SS | Vds = Vdd | log(Id) - Vg 斜率倒数 | 界面态密度与栅控能力 |
| Rsd | Vds = 50 mV, 多 L 测量 | 传输线法 (TLM) | 源漏注入与硅化物质量 |
2.3.2 晶体管阵列与环形振荡器
当需要评估工艺均匀性时，采用晶体管阵列（Array）结构，在芯片内规则排布数百至数千个晶体管，通过扫描测试快速获取统计分布。环形振荡器（Ring Oscillator）则用于评估电路级性能，其振荡频率 fosc 直接反映沟道电流与寄生电容的综合影响。
2.4 测试结构设计通用规则
无论电阻、电容还是晶体管测试结构，均需遵循以下通用设计规则，以确保测试数据的准确性与可重复性：
- 对称性设计：所有测试结构应保持几何对称，避免因版图不对称引入系统误差。
- 隔离与屏蔽：敏感结构（如小电容、小电流晶体管）周围需添加接地屏蔽环，抑制衬底噪声耦合。
- 冗余接触：关键端口（如栅极、漏极）应设计双接触孔或双通孔，提高良率与可靠性。
- 尺寸缩放：同一参数应设计多个尺寸版本（如 L = 0.1/0.5/1/5 μm），用于提取尺寸相关效应。
- 参考结构：每类测试结构需包含一个“零结构”（如零长度电阻、零面积电容），用于扣除寄生分量。