1. 信号完整性基础

什么是传输线？为什么你要关心它？

很多人觉得传输线是微波射频才要考虑的事。

我刚开始做硬件时也这么想。直到有一次，一块DDR3板子，信号频率才400MHz，线长不到5英寸，结果读数据老是出错。我用示波器一看——波形上挂着一串振铃，反射得一塌糊涂。这才明白：当你信号上升沿够快时，走线就是传输线，你不认也得认。

说白了，传输线就是你PCB上那根导线，但是——

• 低频时，它是“集中参数”的：电阻R、电感L可看成集中在一个点上。
• 高频时，它是“分布参数”的：电感和电容均匀分布在走线每一段上，信号像水波一样沿着线传播。

判断临界：信号上升时间 < 2×传输时延，就必须当传输线处理。经验公式嘛，很多人用tr/2规则，我习惯留点余量。

传输线理论最核心的三个参数

这三个参数就像传输线的身份证。你拿到一块板子，先查Z₀是否匹配，再估时延是否超过临界，再看反射系数大不大。

我见过一个案例：某工程师把DDR数据线走成微带线，Z₀只有42Ω，结果与控制器50Ω严重失配，波形底部像心电图。后来改层叠结构，把Z₀拉到49Ω，问题立刻消失。你看，驱动源阻抗、走线特性阻抗、负载阻抗三者必须尽量一致，这是第一法则。

传输线的几种“人设”

根据参考平面和走线位置，常见的传输线类型有：

• 微带线（Microstrip）：外层走线，地层在下方。传播速度较快，但容易受串扰和外部干扰。
• 带状线（Stripline）：内层走线，上下都是参考平面。屏蔽好，但传播速度慢一点，加工成本高。
• 共面波导（CPW）：两侧有地，同层共面。射频常用，但设计复杂。

选择哪种？看你信号幅度、层叠结构、成本。我个人的习惯是：低速信号用微带线就够；大于1Gbps的高速信号，尽量走带状线，大不了多花一层。

反射的根源——阻抗不连续

信号走在均匀传输线上，不会反射。一旦遇到阻抗突变（过孔、焊盘、分支、连接器、不匹配端点），反射就来了。反射波的振幅由反射系数Γ决定。

举个例子：输出阻抗20Ω的驱动器，连接到50Ω的走线，再接到高阻输入（可以看成无穷大）。那么源端反射系数Γ_源 = (20-50)/(20+50) = -0.43，负载端反射系数Γ_负 ≈ 1。信号会在两端来回弹，直到能量被吸收。

怎么抑制？我常用的三种策略：

1. 源端串联（串阻）：在驱动器输出加一个小电阻，使驱动阻抗+串阻 ≈ Z₀。比如25Ω驱动器+25Ω串阻=50Ω，完美。
2. 远端并联（上拉/下拉）：在接收端加电阻到V_TT，终端匹配到Z₀。注意功耗，HSTL、DDR常用。
3. AC端接：串联RC到地，只吸收高频反射，不耗直流。有时我用来兼顾功耗和信号质量。

不要迷信单一匹配方式。我遇到过一个项目，DDR4走线非常短，远端用戴维南匹配，功耗高到有点烫。后来改成源端串联，完全够用。记住：匹配方案要结合实际拓扑和功耗预算。

时延与布线长度

传输线的时延由介电常数和走线几何决定。FR4内层带状线，典型t_pd ≈ 180ps/inch。假设信号上升时间tr=200ps，那么临界长度L_c = tr / (2×t_pd) ≈ 0.56英寸（14mm）。意味着走线长度超过0.56英寸，就要按传输线对待。

很多人喜欢用“1英寸法则”（tr上升时间(ps)对应最大线长(mil)），但我觉得直接算更放心。尤其是高频差分对，还要考虑等长。我有次做SATA接口，差分对内等长误差要求±5mil。我直接手工算时延差，发现有一对差了12ps，对应长度差只有0.07英寸——看着不大，但眼图宽度已经缩小了10%。果断拉等长，最终通过测试。

本章知识体系一图概览

避坑指南：我踩过的传输线陷阱

• 忽略走线拐角：直角转弯会造成寄生电容，反射不明显但会拖慢边沿。我曾经用微带线走DDR时钟，拐了三个直角，结果上升时间从150ps退化到190ps。后来全部换成45度或圆弧，立刻复原。建议高速线全用圆弧或45度，直角能不用就不用。
• 参考平面不连续：信号穿过分割的电源/地平面，阻抗瞬间飙升。我有个惨痛教训：在DDR3数据线跨过电源分割槽，结果波形出现很大的台阶。后来把整个DDR组放在连续地平面区域，才稳定下来。记住：信号一定要有连续的回流路径。
• 连接器和插座：很多成品连接器数据手册不给Z₀，你也不测？我有次用某国产排针做千兆以太网差分对，连接器本身只有85Ω，但板子设计100Ω，结果回损超标。最后换成特制100Ω排针，一切正常。建议：高速连接器必须挑有阻抗控制的型号，别省这个钱。

好了，传输线理论是信号完整性大厦的地基。理解特性阻抗、时延、反射和临界长度，你就能避开八成以上的高速设计坑。后面章节我们会深入串扰、损耗、眼图分析，但今天这块基础打牢了，后面才不慌。