3. 缺陷与故障机制

在芯片制造与测试领域，缺陷（Defect）与故障（Fault）是两个核心但不同的概念。缺陷是物理层面的异常，而故障是缺陷在逻辑或电学层面的表现。理解从“缺陷”到“故障”的映射关系，是进行良率分析、设计BIST（内建自测试）策略、提升测试覆盖率的基础。

3.1 制造缺陷的主要类型

制造缺陷根据其物理形态和产生阶段，可分为以下几类。这些缺陷直接导致芯片在晶圆测试（CP测试）或封装测试（FT测试）中失效。

3.2 故障物理机制：从缺陷到逻辑失效

物理缺陷必须转化为电学或逻辑上的“故障模型”，才能被EDA工具和测试向量所识别。常见的故障物理机制包括：

• 固定故障（Stuck-at Fault, SAF）： 节点固定为逻辑0或逻辑1。通常由金属线断路或电源/地短路引起。
• 桥接故障（Bridging Fault）： 两条或多条信号线之间意外短路。可能产生“线与”或“线或”逻辑，也可能导致驱动冲突。
• 延迟故障（Delay Fault）： 信号通过路径的传播时间超过时钟周期。分为过渡故障（Transition Fault）和路径延迟故障（Path Delay Fault）。
• 开路故障（Open Fault）： 互连线或通孔完全断开，导致浮空节点或高阻态。
• 晶体管级故障（Transistor-level Fault）： 如栅氧化层击穿导致的漏电，表现为IDDQ（静态电流）异常。

3.3 缺陷密度与良率映射模型

缺陷密度（Defect Density, D₀）是衡量制造工艺洁净度的关键指标，单位为 defects/cm²。良率（Yield）与缺陷密度之间存在经典的统计映射关系。常用的良率模型包括：

• 泊松模型（Poisson Model）： Y = e^(-A·D₀)。适用于缺陷随机分布、芯片面积较小的情况。该模型通常过于悲观。
• 负二项模型（Negative Binomial Model）： Y = (1 + A·D₀/α)^(-α)。引入了聚类因子α，更贴合实际生产数据。α越小，缺陷聚类效应越明显。
• Murphy模型： Y = [(1 - e^(-A·D₀)) / (A·D₀)]²。一种经验模型，常用于良率快速估算。

Y = (1 + (A * D₀) / α) ^ (-α)

其中：
  Y  = 芯片良率（0~1）
  A  = 芯片面积（cm²）
  D₀ = 缺陷密度（defects/cm²）
  α  = 聚类因子（通常 0.5 ~ 5）

3.4 缺陷密度对BIST测试覆盖率的影响

缺陷密度不仅影响良率，也直接决定了BIST测试策略的优先级：

• 高缺陷密度（D₀ > 1.0 def/cm²）： 多见于成熟工艺或新工艺爬坡阶段。此时应优先覆盖固定故障和桥接故障，BIST算法应选择高故障覆盖率的March类算法。
• 中等缺陷密度（0.3 < D₀ < 1.0 def/cm²）： 需兼顾延迟故障和IDDQ测试。BIST应引入at-speed测试能力。
• 低缺陷密度（D₀ < 0.3 def/cm²）： 良率较高，但潜在缺陷（Latent Defect）可能成为可靠性隐患。BIST应支持在线测试（Online BIST）和冗余修复。

3.5 良率与测试覆盖率的协同优化

良率分析与BIST设计并非孤立进行。下表总结了不同良率场景下的BIST优化策略：