2. EyeQ芯片硬件架构与计算平台

EyeQ系列是Mobileye自研的视觉计算SoC，从EyeQ4到EyeQ6，其架构演进的主线并不是简单堆核，而是围绕“感知流水线”重新分配算力、内存带宽与接口资源。理解这一点的关键，是把芯片看成一条从图像输入到驾驶决策输出的固定数据通路，而不是一颗通用CPU。

一、三代SoC的总体架构差异

EyeQ4采用28nm工艺，典型配置为4个MIPS Warrior CPU核加6个VMP（Vector Microcode Processor）向量加速器，另含1个PMA（Programmable Macro Array）与专用视觉加速单元，整芯片算力约2.5TOPS，功耗约3W。它的设计目标是支撑L2级前视ADAS：单目或三目摄像头输入，输出车道线、车辆、行人、交通标志等目标，并完成AEB、LKA等基础控制。

EyeQ5升级到7nm，CPU改为8个MIPS I6500，加速器扩展为4个VMP加18个可编程视觉加速器（如PMA、MPC、XNN等），算力约24TOPS，功耗约10W。它首次引入硬件虚拟化与多操作系统支持，可同时承载前视感知、环视融合与部分规划任务，对应L2+到L3的域控制器形态。

EyeQ6分为EyeQ6L与EyeQ6H两条线。EyeQ6L面向入门L2，强调低成本与低功耗；EyeQ6H面向高阶智驾，采用多核CPU加新一代AI加速器与更强ISP，算力可达数十至上百TOPS量级，并强化了功能安全（ASIL-D）与高速接口能力。三代芯片的算力、内存与接口对比如下：

二、加速器分工与数据流

EyeQ的加速器并非通用GPU，而是按视觉任务定制的。VMP擅长像素级与块级向量运算，承担光流、特征提取、图像金字塔等；PMA/MPC负责可编程的卷积与矩阵运算；XNN类单元面向神经网络推理。ISP负责去马赛克、降噪、HDR合成与畸变校正，把原始Bayer数据变成可供感知使用的图像。

数据流大致为：摄像头→MIPI CSI-2→ISP→图像金字塔/预处理→VMP与AI加速器并行推理→CPU后处理与目标跟踪→通过CAN/以太网输出到整车。这里的关键是，感知任务被拆成多个可并行的子任务，分别落在不同加速器上，CPU只做调度与融合，避免成为瓶颈。

三、内存与接口对算力分配的影响

在EyeQ上，算力能否被真正用起来，往往取决于内存带宽而非峰值TOPS。多路摄像头同时输入时，ISP与预处理会占用大量带宽；若模型权重与特征图频繁换入换出，加速器就会等待。因此工程上常做三件事：一是把常用权重常驻片上SRAM；二是把图像金字塔等中间结果放在靠近加速器的缓存；三是控制同时运行的模型数量，避免带宽争抢。

接口方面，EyeQ4以MIPI CSI-2和CAN为主；EyeQ5增加PCIe与千兆以太网，便于与域控制器其他芯片协同；EyeQ6进一步强化高速接口与时间敏感网络能力，以支持多传感器融合与OTA。接口选择直接决定整车拓扑：前视一体机方案通常只用CAN输出，而中央计算方案需要以太网把原始或目标级数据送到域控。

四、算力分配对感知与规划的实际影响

假设一个L2+项目使用EyeQ5，配置为1路前视800万像素、4路环视200万像素。前视负责远距目标与车道线，环视负责近距离泊车与盲区。此时ISP与预处理约占用30%带宽，VMP承担光流与特征提取，AI加速器运行目标检测与车道线分割，CPU做多路目标融合与跟踪。若把前视分辨率提高到1200万像素，带宽与加速器负载同步上升，可能出现帧率下降或检测延迟增加。

判断算力是否够用，不能只看TOPS，而应观察三个指标：单帧处理延迟是否稳定在预算内（例如前视感知≤50ms）、加速器利用率是否长期高于85%、内存带宽占用是否接近上限。若延迟抖动大而利用率不高，通常是内存或调度瓶颈；若利用率持续满载，则需要降低模型复杂度或增加芯片。

从EyeQ4到EyeQ6，硬件架构的演进始终围绕“让感知流水线更顺畅”展开：CPU负责灵活调度，加速器负责确定性计算，内存与接口负责喂饱数据。理解这条主线，才能在整车集成中合理分配算力，让感知与规划在有限资源下稳定运行。