3. 车载高速互连信号完整性基础

在骁龙座舱与智驾平台的板级设计中，MIPI D-PHY/C-PHY、PCIe、USB 3.x、以太网等高速接口的速率已从几百 Mbps 提升到数 Gbps 乃至十几 Gbps。此时互连不再是可以忽略的“导线”，而必须当作传输线来处理。本节围绕传输线理论、阻抗匹配、反射、串扰、眼图与抖动六个核心概念，说明它们在 Snapdragon 板级设计中的具体表现与工程判断方法。

一、传输线：什么时候必须“当线看”

判断一段走线是否需要按传输线处理，关键看信号上升时间与走线传播时延的关系。工程上常用经验准则：当走线的单向传播时延 t_d 大于信号上升时间 t_r 的 1/6 时，就必须考虑传输线效应。以 Snapdragon 平台常见的 MIPI D-PHY 为例，若驱动端上升时间约 100 ps，FR4 内层传播速度约 15 cm/ns，则临界长度约为：

t_d = t_r / 6 = 100 ps / 6 ≈ 16.7 ps
L_crit = v × t_d = 15 cm/ns × 0.0167 ns ≈ 0.25 cm

也就是说，走线超过约 2.5 mm 就应开始关注阻抗与端接。实际设计中，MIPI、PCIe、USB 等接口的走线通常远超此值，因此必须按受控阻抗传输线设计。传输线的两个基本参数是特性阻抗 Z₀ 和传播时延，Z₀ 由单位长度电感 L 与电容 C 决定：Z₀ = √(L/C)。在 Snapdragon 参考设计中，单端信号常要求 50 Ω，差分对要求 85 Ω（USB）或 90 Ω（PCIe/MIPI），这些值直接决定叠层与线宽线距。

二、阻抗匹配与反射

当传输线末端负载阻抗 Z_L 与特性阻抗 Z₀ 不相等时，部分能量会被反射回源端。反射系数为：

Γ = (Z_L − Z₀) / (Z_L + Z₀)

若 Z_L = Z₀，Γ = 0，无反射；若末端开路（Z_L → ∞），Γ = +1，全反射且同相；若短路（Z_L = 0），Γ = −1，全反射且反相。反射波与入射波叠加，会在接收端形成过冲、下冲和振铃，严重时导致误码。Snapdragon 板级设计中，常见的失配来源包括：过孔残桩、连接器、封装焊球、以及走线宽度突变。工程上通过端接电阻、调整线宽、优化过孔反焊盘来抑制反射。例如 PCIe 差分对常在发送端串联 0.1 μF 耦合电容，其位置与焊盘尺寸都会引入小的阻抗不连续，需要控制在可接受范围内。

三、串扰：相邻走线之间的“悄悄话”

串扰是相邻传输线之间通过互容和互感耦合产生的干扰，分为近端串扰（NEXT）和远端串扰（FEXT）。在 Snapdragon 板级设计中，MIPI 差分对之间、DDR 数据组之间、以及高速信号与复位/时钟线之间，都是串扰的高发区域。串扰大小与线间距、平行长度、参考平面完整性密切相关。工程经验是：线间距不小于 3 倍线宽（3W 原则）可显著降低串扰；差分对内部两根线应严格等长、等距，以保持共模抑制能力。若参考平面被分割或存在长缝，返回电流路径被迫绕行，串扰和辐射都会急剧恶化。

四、眼图与抖动：系统级性能的“体检报告”

眼图是把大量比特波形按时钟对齐叠加后形成的统计图形，直观反映信号质量。眼高反映噪声容限，眼宽反映时序裕量，交叉点反映抖动大小。抖动分为随机抖动（RJ）和确定性抖动（DJ），总抖动 TJ 常用双狄拉克模型估算：TJ = DJ + n×RJ（n 由目标误码率决定，如 BER=1e-12 时 n≈14）。在 Snapdragon 平台调试中，若眼图闭合，通常按以下顺序排查：先确认参考时钟抖动是否超标，再检查发送端均衡与接收端 CTLE/DFE 配置，最后回到 PCB 走线阻抗与串扰。眼图模板（mask）是判断合格与否的直接依据，例如 PCIe Gen3 要求接收端眼图在指定模板内不得有波形侵入。

五、板级设计中的协同判断

这六个概念并非孤立：阻抗失配引起反射，反射与串扰共同恶化眼图，而抖动则进一步压缩眼宽。实际调试时，建议按“先看眼图、再查阻抗、后析串扰、最后分离抖动”的顺序推进。例如某 Snapdragon 座舱板在 USB 3.1 接口出现偶发掉盘，实测眼图眼高仅 60 mV（规范要求 ≥ 100 mV），TDR 显示连接器处阻抗跌落至 72 Ω，同时相邻 MIPI 走线间距不足 2W。整改措施包括：优化连接器焊盘、将 MIPI 走线外移并增加地孔屏蔽、在发送端调整预加重。复测后眼高恢复到 120 mV，掉盘现象消失。这个案例说明，只有把传输线、阻抗、反射、串扰、眼图、抖动放在同一框架下分析，才能快速定位根因。