2. FMCW雷达信号处理链路总览
毫米波FMCW雷达的工作过程，本质上是一条从模拟射频信号到数字目标点云的多级处理流水线。理解这条链路的阶段划分、各阶段的数据形态以及实时性约束，是后续在TI Jacinto SoC上进行工程实现与性能优化的前提。本节以典型的4发4收（4T4R）FMCW雷达配置为例，梳理从射频前端发射、接收，到Jacinto SoC内部完成距离-多普勒-角度处理的完整数据流。
一、射频前端与原始数据立方体
FMCW雷达通过发射线性调频连续波（Chirp），并接收目标反射的回波，在混频器处将收发信号差频得到中频信号。该中频信号的频率与目标距离成正比，相位随目标径向速度变化。射频前端（如TI的AWR系列或MMIC前端）完成低噪声放大、混频、抗混叠滤波和ADC采样后，输出每个接收通道的数字化时域采样序列。
对于4T4R系统，一次完整的帧（Frame）通常包含若干Chirp，每个Chirp由多个ADC采样点组成。原始数据按“采样点- Chirp - 接收天线 - 发射天线”四个维度组织，形成原始数据立方体（Radar Data Cube）。以典型参数为例：每帧128个Chirp，每Chirp 256个采样点，4个接收通道，4个发射通道，则单帧原始数据量为128×256×4×4≈524288个复数采样点。若ADC为16位实数采样，经正交解调后形成复数，单帧数据量约2MB。这一数据量决定了后续处理必须在有限时间内完成，否则无法满足实时帧率要求。
二、Jacinto SoC上的处理阶段划分
Jacinto SoC（如TDA4VM）内部集成了Cortex-A72应用核、Cortex-R5F实时核、C66x DSP以及MMA深度学习加速器。FMCW雷达信号处理链路通常划分为三个主要阶段，分别映射到不同的计算单元：
- 距离维处理（Range FFT）：对每个Chirp的ADC采样序列做FFT，将时域差频信号转换到距离维频域。该阶段计算量相对固定，适合在C66x DSP或专用硬件加速器上执行。
- 多普勒维处理（Doppler FFT）：对同一距离单元、跨Chirp的慢时间序列做FFT，提取目标径向速度。该阶段需要跨Chirp数据缓存，对内存带宽和DSP的并行能力要求较高。
- 角度维处理（Angle FFT / 波束形成）：利用多个接收天线的相位差，通过FFT或DBF（数字波束形成）估计目标方位角。该阶段计算量随天线数量增加而显著增长，通常需要DSP与硬件加速器协同完成。
三个阶段依次完成距离-多普勒-角度的三维FFT处理，最终输出目标点云（距离、速度、角度、幅度）。此外，链路中还包含CFAR检测、聚类、跟踪等后处理环节，这些环节通常在A72或R5F上以任务形式调度。
三、各阶段计算负载与实时性约束
以20fps（帧周期50ms）的典型ADAS雷达配置为例，信号处理链路的总时间预算通常不超过30ms，剩余时间留给数据搬运、任务调度和输出传输。三个FFT阶段的计算量分布并不均匀：多普勒维FFT由于跨Chirp操作，计算量最大，约占总计算量的60%以上；距离维FFT计算量相对固定；角度维FFT的计算量随虚拟天线数量增长，在4T4R配置下约为距离维的两倍。
在Jacinto SoC上，距离维和多普勒维FFT通常由C66x DSP或专用FFT加速器承担，利用其SIMD指令和并行流水线实现高吞吐。角度维处理则可能涉及矩阵运算，适合在DSP上以DBF方式实现，或借助MMA加速器完成波束形成。CFAR检测和聚类跟踪等后处理环节对实时性要求稍低，但需要与前端处理流水线保持同步，避免数据积压。
四、数据流与内存带宽考量
从射频前端到Jacinto SoC的数据传输通常采用LVDS或CSI-2接口，原始数据率可达数Gbps。以4T4R、128Chirp、256采样、16bit复数为例，单帧数据量约2MB，20fps下持续数据率约40MB/s。这一速率对DDR带宽的压力可控，但若考虑多雷达级联或更高分辨率配置，数据率将成倍增长。因此，在SoC内部应尽量让数据在片上SRAM中流转，减少DDR往返次数。
处理链路的阶段划分并非绝对固定。在某些实现中，距离维FFT和部分多普勒维处理可以合并为一次二维FFT操作，减少中间结果的存储开销；角度维处理也可以与CFAR检测融合，在波束形成的同时完成检测判决。这些优化需要根据具体SoC的硬件资源和实时性目标进行权衡。
五、阶段划分的工程意义
将信号处理链路划分为距离-多普勒-角度三个阶段，不仅符合FMCW雷达的物理原理，也便于在异构SoC上进行任务映射和资源分配。每个阶段的数据形态、计算特征和内存访问模式不同，对应的优化策略也不同：距离维侧重吞吐，多普勒维侧重缓存，角度维侧重并行度。理解这一划分，是后续在Jacinto平台上进行DSP核间通信、EDMA配置和实时调度设计的基础。